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fpga 寄存器输出不稳定态，组合逻辑不稳定态

【代码】【双FiFo流水线操作】

First-Word Fall-Through 模式：读使能为1就读出数据。Standard 模式：读出的数据比读使能慢一个周期。

【代码】【UART 读取 RAM】

基础：由 PC 通过 UART 发送数据在 VGA 显示。数据可以为字母，数字，汉字，VGA 分为左右两个区域，输入字母或者数字时在VGA 右边显示，输入汉字时在 VGA 左边显示。发挥：有删除功能，可通过按键删除显示的数字，字母或者汉字。左边的按键按下字母或者数字删除，右边的按键按下汉字删除。每次仅可删除一个字符。举例：VGA 左侧显示 FPGA 时，按下左边的键，VGA显示 FPG，再按一下，显示 FP。注：板子为国产安陆板子，时钟周期为24Mhz。

FPGA串口的接收与发送，PC 端发送特定指令后，开发板可发送相应指令到 PC 端显示。指令一：PC 端发送 I like FPGA，开发板回应 ILke FPGA, too 在 PC 端显示。

数模混合信号电路板的分割与布线方法

iddr学习与相关代码理解。

ddr3写入数据时会有掩码，写入的数据有效必须要有掩码。没有掩码会导致数据写入失败。

cadence导入原理图网表时出现"…Class must be one of IC, IO, DISCRETE, MECHANICAL, PLATING_BAR or DRIVER_CEL…" 错误提示。