最忆是江南的博客

功能： 设计思路：​ 首先对100M频率分频至1hz，然后对1hz信号的上升沿数量从0开始计数，保存在count中，那么count的值就是当前的总时间（单位为秒）。通过数学计算算出count对应的时分秒各自十位和个位的值，这是程序的第一部分。​ 然后是显示时间，以1khz频率对六个数码管轮流显示，显示值为该位上当前时刻对应的数值（时分秒的十位、个位），具体输出给显示管的是七段译码器的输出值。​ 其次是设计校时功能，h为小时校时输入，当h有效时，由1hz信号上升沿为触发

功能：基于Nexys4DDR开发板实现的数字钟，六位数码管显示时分秒，可切换24时制/12时制，有整点报时功能。 Verilog代码：`timescale 1ns / 1ps//数字钟，输入100M时钟信号，控制数字显示器通过高频扫描来显示当前时间module digital_clock(clk_100M, select, y, h, min, sh, led1, led2); input clk_100M; input h, min, sh; output led1, led

功能：实现模16的可逆流水灯 Verilog代码：`timescale 1ns / 1psmodule Liushuideng_16(en, clk, y); input clk, en; output[15:0] y; reg[15:0] y; reg[3:0] m; reg i, flag1, flag2; reg[15:0] j; reg[8:0] k; initial begin i = 0; m = 0; y = 0; j =

[Verilog] 3-8译码器功能：实现3-8译码Verilog代码：//行为级设计`timescale 1ns / 1psmodule decoder3_8_01(en, addr, y); input [2:0] en, addr; output [7:0] y; reg [7:0] y; always@(addr or en) begin if(!en[2]) y<=8'b0000_0000; else if(en[1]) y<=8'b0000_00