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AMBA总线（1）—— APB协议 - 咸鱼IC - 博客园 (cnblogs.com)DesignWare_APB_GPIO模块DUT&Testbench仿真_apb testbench-CSDN博客

不懂的立刻就去查，别等以后是以微处理器为基础，配以内存储器及输入输出（I/O）接口电路和相应的辅助电路而构成的裸机。从全局到局部存在三个层次：微型计算机系统、微型计算机、微处理器（CPU）。单纯的微处理器（只是微型计算机的中央处理器）和单纯的微型计算机（只是裸机）都不能独立工作，只有微型计算机系统才是完整的信息处理系统，才具有实用意义。一个完整的包括（运算器、控制器、存储器（含内存、外存、缓存）、各种输入输出设备组成，采用“指令驱动”方式工作）和（系统软件和应用软件）。

参考原文链接：https://blog.csdn.net/moshanghongfeng/article/details/108931201。

一、锁存器、触发器1、SR锁存器SR锁存器（Set-Reset Latch）是静态存储单元中最基本、也是电路结构最简单的一种。通常是由两个或非门或者与非门组成。​2、钟控触发器触发器与锁存器的不同在于，它除了置数、复位输入端外，又增加了一个触发信号输入端CLK。锁存器输出Q状态的变化，仅仅取决于输入端、的值的变化，与时钟CLK无关。2.1、钟控RS触发器钟控RS触发器是在RS锁存器基础上加上两个与非门构成的。R，S高电平输入有效，CP为时钟输入端2.2、钟控D触发器、钟控T触发器、钟控JK触发器（都没有

2、阻塞赋值/非阻塞赋值都是过程性赋值，用在initial和always块中。（2）if-else语言，注意else，有优先级。（1）case语句，注意default。（3）三元运算符？

博主NONO.97总结得很详细。

其中-R表示自动运行仿真，+v2k表示使用Verilog-2001标准，-fsdb表示支持对fsdb相应操作，+define+FSDB相当于在verilog头文件里加上`define FSDB，-sverilog表示支持system verilog，输入.v文件的顺序可以不同（顺序是随意的）-l run.log表示将终端显示的信息在run.log中储存；（1）Terminal界面输入vcs和verdi，验证是否环境已配置成功（出现文字也不一定说明配好了，但至少系统有vcs和verdi软件）

我使用的是gvim编辑器创建一个文件，扩展名通常为‘.csh’或‘.tcsh’。例如，创建一个命名为‘test.csh’的文件，在终端运行以下命令。写和执行csh（C Shell）脚本不需要额外的软件，只需要一个支持csh的终端环境。在创建的gvim脚本文件中，输入如下代码，并保存脚本文件。如果没有安装，可以通过包管理器安装。使用csh语言，Linux系统操作的。在终端terminal运行以下命令。1.检查是否安装了C Shell。2.创建C Shell脚本。3.编写脚本文件内容。4.赋予文件执行权限。

7.调制解调方式（BPSK、QPSK、QAM4、PAM4）1.吞吐量公式，主要针对项目中误码率测试程序。5.硬判决算法与软判决算法的区别，针对项目。2.什么是特征方程，什么是特征向量。3.滤波器，以及参数。

15.纯电感的交流电路，电路的有功功率等于零，电路的无功功率等于电路电压与电流的有效值的乘积。14.在高速系统设计中，提高系统工作频率的优化方案有：流水线、树型结构、迟滞信号后移。3.在CMOS技术中，一个N沟道增强型MOSFET在截止状态下，其沟道区域是绝缘的。12.若使三极管具有电流放大能力，必须满足的外部条件是发射结正偏，集电结反偏。2.在输入量不变的情况下，若引入反馈后，净输入量减小，则说明引入的是负反馈。16.LVDS是差分电路，什么是差分电路？5.多谐振荡器没有稳态。

一、FPGA概念，与数字IC的区别。三、同步电路、异步电路以及优缺点。二、FPGA底层逻辑。四、同步复位、异步复位、异步复位同步释放。五、锁存器、触发器1、SR锁存器2、钟控触发2.1、钟控RS触发器2.2、钟控D触发器、钟控T触发器、钟控JK触发器（都没有约束条件了（保证不会进入不允许状态3、电平触发、边沿触发、脉冲触发3.1、电平触发3.2、边沿触发3.3、脉冲触发

CORDIC算法

同步整数分频可以用moore状态机很容易实现。但是这样简单的逻辑无法产生50%占空比的输出。七分频Moore状态机。

8位移位寄存器由8个单独的寄存器组成，每个寄存器可以存储一位二进制数据。通过对这些寄存器进行适当的配置和操作，可以实现数据的移位和存储。二，序列缓存对比法，将八个时刻的数据缓存作为一个数组，进新的数据，就数组其他元素左移，新的数据在最低位。请编写一个序列检测模块，检测输入信号a是否满足01110001序列，当信号满足该序列，给出指示信号match。一，状态机法，注意用moore型状态机实现还是mealy型状态机实现，是重叠检测还是非重叠检测。两个方法：一，状态机法；二：序列缓存对比法。牛客网一直都是显示？

（1）SLICEL和SLICEM的区别主要就在LUT6上。SLICEL和SLICEM的LUT6 都具有6个地址输入线（A1-A6）,2个输出口（O5-O6），但是SLICEM的LUT6更复杂，还多了写地址输入线（WA1-WA8）,写数据端（DI1 DI2）,写使能端（WE），而SLICEL的LUT6没有。LUT6作为 ROM 使用，配置为 64x1（占用 1 个 LUT6，64 深度，1 宽度）、128x1（占用 2 个 LUT6）和 256*1（占用 4 个 LUT6）的 ROM。由2块SLICE组成。

自己的理解：这里都是按位异或，按位与，如果是多bit的加法器运算，也是先计算低位，再计算高位，同时低位的进位输出是高位的进位输入，因此每一个计算也应该是按位计算，而不是逻辑运算。全加器考虑进位输入Ci。半加器是最简单的加法器，

仿真过程中发现，忘记将底层文件添加进工程里了，怎么办？打开【Project】进行project界面，右键，选择【Add to Project】--【Existing File……】即可。

​主要参考以上三个链接内容主要下载插件1.Chinese2.Tabout（使用方法：敲代码的时候，按左上角【Tab】键就能自动跳到括号外面）3.Verilog-HDL/SystemVerilog/Bluespec SystemVerilog，需要配置。1）安装【xvlog】，将vivado软件按照目录下的【bin】文件夹加入到环境变量【PATH】里面。2）安装【ctags】,支持能够在代码中随时查看某个变量的定义。ctags下载路径：Releases · universal-cta

阻塞赋值（用“=”）和非阻塞赋值（用“

工程目标：每隔10ms，让LED灯的一个8状态循环执行一次（每个状态的变化时间值小一点，方便测试，比如设置为10us），其中LED灯按照指定的亮灭模式亮灭，亮灭模式未知，由用户随机指定；8个变化状态为一个循环，每个状态变化时间值可以根据不同的应用场景选择。当可以综合，仿真也出波形，感觉自己代码逻辑也没有出现错误，但是仿真波形不正确的时候，可以用以下排查方法。插入中间变量和参数的波形。