| 1 | -assert dumpoff | enable_diag | filter_past | 定义SystemVerilog断言（SVA） dumpoff：禁止将SVA信息DUMP到VPD中 enable_diag：使能SVA结果报告由运行选项进一步控制 |
| 2 | -cm <options> | 指定覆盖率的类型，包括：line（行覆盖）、cond（条件覆盖）、fsm（状态机覆盖）、tgl（翻转率覆盖）、path（路径覆盖）、branch（分支覆盖）和assert（断言覆盖）。如果包括两种或以上的覆盖率类型，可用“+”，如-cm line+cond+fsm+tgl |
| 3 | -cm_assert_hier <filename> | 将SVA覆盖率统计限定在文件列表中指定的module层次。 |
| 4 | -cm_cond <arguments> | 进一步细化条件覆盖率的统计方式，包括：basic,std,full,allops,event,anywidth,for,tf,sop等选项。 |
| 5 | -cm_count | 在统计是否覆盖的基础上，进一步统计覆盖的次数 |
| 6 | -cm_dir <directory_path_name> | 指定覆盖率统计结果的存放路径，默认是simv.cm |
| 7 | -cm_hier <filename> | 指定覆盖率统计的范围，范围在文件中定义，可以指定module名、层次名和源文件等。 |
| 8 | -cm_log <filename> | 指定仿真过程中记录覆盖率的log文件名 |
| 9 | -cm_name <filename> | 指定保存覆盖率结果的文本文件的名称 |
| 10 | -cm obc | 使能可观察（observed）覆盖率的编译。传统的覆盖率跟功能的正确性毫无关联，可观察覆盖率通过设置观察点，一定程度上将代码行覆盖率与功能正确性关联起来。 |
| 11 | -comp64 | 在64-bit模式下对设计进行编译，并生成32-bit格式的可执行文件用于32-bit模式仿真 |
| 12 | -debug 或 -debug_all | 使能UCLI命令行 |
| 13 | -e <new_name_for_main> | 指定PLI应用时main()程序的名称 |
| 14 | -f <filename> | 指定文件列表的文件名，文件中可包括源代码文件的路径和名称，也可以包括编译选项参数 |
| 15 | -file filename | 类似于-f，但文件内容更灵活，可以包含PLI选项和对象文件，可以使用转义字符等 |
| 16 | -full64 | 在64-bit模式下编译，生成64-bit模式仿真的可执行文件 |
| 17 | -h or -help | 列举常用的编译选项和运行选项的参数 |
| 18 | -I | 交互模式的编译，让VCS自动包括+cli，-P virsims.tab选项，并支持VirSim后处理模式下生成VCD+文件。 |
| 19 | -ID | 显示及其的hostid或dongle ID |
| 20 | -ignore <keyword_argument> | 屏蔽SV中unique/priority型的if或case语句的告警信息，参数包括：unique_checks、priority_checks、all。 |
| 21 | -j <number_of_processes> | 设定并行编译的进程数，“j”后面没有空格 |
| 22 | -l <filename> | 指定记录VCS编译和运行信息的log文件名 |
| 23 | -line | 使能VriSim中的单步运行 |
| 24 | -lmc-swift | 使能LMC SWIFT接口 |
| 25 | -Mdir=<directory> | 指定一个目录让VCS存储编译产生的文件，默认是csrc |
| 26 | -Mlib=<directory> | 指定一个目录让VCS搜索某个模块是否需要重新编译。与-Mdir配合，可以实现不同模块的增量编译。 |
| 27 | -Mmakeprogram=<program> | 指定用于make对象的程序，默认是make |
| 28 | -Mupdate[=0] | 默认情况下，VCS编译时会覆盖上次编译生成的makefile。如果想保留上次的makefile，使用-Mupdate=0；如果不带=0，则进行增量编译，并覆盖上次的makefile。 |
| 29 | -noIncrComp | 关闭增量编译 |
| 30 | -notice | 显示详细的诊断信息 |
| 31 | -ntb | 使能ntb（Native TestBench），支持OpenVera验证平台语言结构。 |
| 32 | -o | 指定编译生成的可执行文件的名称，默认是simv |
| 33 | -timescale=<time_unit>/<time_precision> | 源代码文件中有的包括`timescale编译指令，有的不包括，如果在VCS命令行中，不包括`timescale的源代码文件在最前面，VCS会停止编译。使用-timescale选项为这些在前面且又没有`timescale的源文件指定timescale |
| 34 | -override_timescale=<time_unit>/<time_precision> | 让源文件统一使用指定的timescale |
| 35 | -P <pli.tab> | 指定PLI表文件 |
| 36 | -pvalues+<parameter_name>= | 改变指定参数的值 |
| 37 | -parameters <filename> | 通过文件的方式改变参数的值，参数的路径和改变的值均在文件中定义 |
| 38 | -q | 安静模式，屏蔽VCS的编译信息 |
| 39 | -R | 在编译之后立即执行产生的可执行文件 |
| 40 | -s | 刚开始仿真时即停止，一般与-R和+cli配合使用 |
| 41 | -V | 使能verbose模式 |
| 42 | -v <filename> | 指定verilog库文件 |
| 43 | -y <dir_pathname> | 指定verilog库路径 |
| 44 | +libext+<extension> | 让VCS在verilog库路径下搜索指定的扩展名文件，与-y配合 |
| 45 | -vera | 指定标准的Vera PLI表文件和对象库 |
| 46 | +acc+1|2|3|4 | 使能PLI中的ACC（PLI 1.0的一种方式） |
| 47 | +cli+[<module_name>=]1|2|3|4 | 使能CLI调试功能 |
| 48 | +autoprotect[<file_suffix>] | 生成一个加密的源文件 |
| 49 | +protect[<file_suffix>] | 生成一个加密的源文件，只加密`protect/`endprotect部分 |
| 50 | +putprotect+<target_dir> | 指定加密文件存放的目录 |
| 51 | +csdf+precompile | 在VCS编译源代码时预先SDF文件 |
| 52 | +define+<macro_name>=<value> | 定义一个文本宏，与源文件中的`ifdef配合 |
| 53 | +error+<n> | 将编译时运行的NTB错误增加到N |
| 54 | +incdir+<directory> | 指定VCS搜索`include指令使用的包含文件的目录，可以用“+”定义多个目录。 |
| 55 | +maxdelays | 使用SDF文件中的max值 |
| 56 | +mindelays | 使用SDF文件中的min值 |
| 57 | +typdelays | 使用SDF文件中的typ值 |
| 58 | +nbaopt | 删除非阻塞赋值语句中的延时 |
| 59 | +neg_tchk | 使能时序检查中的负延时 |
| 60 | +nospecify | 屏蔽specify块中的路径延时和时序检查 |
| 61 | +notimingcheck | 屏蔽specify块中的时序检查 |
| 62 | +nowarnTFMPC | 屏蔽编译时的“Too few module port connections”告警信息 |
| 63 | +no_notifier | 屏蔽一些时序检查系统任务中定义的notifier寄存器的翻转（toggling），但不影响时序violation的报告 |
| 64 | +no_tchk_msg | 屏蔽时序检查的告警信息，但不关闭时序检查时notifier寄存器的翻转（toggling） |
| 65 | +optconfigfile+<filename> | 指定Radiant技术和二态仿真用到的配置文件名 |
| 66 | +prof | 让VCS在仿真过程中生成一个vcs.prof文件，记录设计中最耗CPU时间的module、层次和verilog结构 |
| 67 | +race | 让VCS在仿真过程中生成一个race.out文件，记录设计中所有的竞争冒险 |
| 68 | +radincr | 增量编译时使能Radiant技术 |
| 69 | +sdf_nocheck_celltype | SDF反标时不检查SDF文件中的CELLTYPE的一致性 |
| 70 | +sdfverbose | 显示SDF反标时的详细告警和错误信息 |
| 71 | +v2k | 支持Verilog-2001标准 |
| 72 | +vc[+abstract][+allhdrs][+list] | 使用DirectC接口时，使能verilog直接调用C/C++函数 |
| 73 | +vcs+flush+log | 加速编译仿真时log文件缓存的刷新频率 |
| 74 | +vcs+flush+all | +vcs+flush+log，+vcs+flush+dump和+vcs+flush+fopen的集合 |
| 75 | +vcs+initmem+0|1|x|z | 初始化设计中所有存储器的值 |
| 76 | +vcs+initreg+0|1|x|z | 初始化设计中所有寄存器的值 |
| 77 | +vcs+lic+wait | 一直等待license |
| 78 | +vpi | 使能VPI |
| 79 | +warn=[no]ID|none|all,… | 使能或关闭告警信息 |
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