(1)计组实验8加法器——32位串行进位加法器

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已于 2022-05-12 15:37:40 修改

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文章标签： verilog fpga

于 2020-11-03 00:28:09 首次发布

本文链接：https://blog.csdn.net/qq_45861449/article/details/109460294

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该博客详细介绍了使用Verilog HDL设计32位串行进位加法器的实验过程，包括全加器和超前进位加法器的建模与验证技术。通过Xilinx Vivado工具，作者进行了功能仿真、RTL分析、综合、功耗和资源消耗评估。博客中提供了相关代码和实验结果的图表。

摘要由CSDN通过智能技术生成

(1)计组实验8加法器——32位串行进位加法器

一、实验目的

1.掌握全加器和串行进位加法器的建模方法与验证技术。
2.掌握超前进位加法器的建模与验证技术。

二、实验工具

1.Xilinx Vivado 2014.2软件。
2.Windows系统PC机。

三、实验要求

1.利用Verilog HDL对全加器和串行进位加法器建模与验证。
2. 利用Verilog HDL对超前进位加法器建模与验证。

四、实验内容

32位串行进位加法器：
图2 n位串行进位加法器

五、代码

【试用Verilog HDL对其进行建模，编写Testbench进行仿真，进行RTL分析查看其原理图，综合后查看原理图、获得最大功耗、资源消耗和最大延迟】

1.建模如下：

module CRA_32(A,B,Cin,S,Cout);
parameter N=32;
input wire [N-1:0] A;
input wire [N-1:0] B;
input wire Cin;
output wire [N-1:0] S;
output wire Cout;
wire [N-2:0]C;

FullAdder FA0 (A[0],B[0],Cin,S[0],C[0]);
FullAdder FA1 (A[1],B[1],C[0],S[1],C[1]);
FullAdder FA2 (A[2],B[2],