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原创 Verilog HDL实现三八译码器(二次比较)

三八译码器简述 简单来说，三八译码器就是将三种输入状态“翻译”成八种输出状态，其输出的是二进制反码。 三八译码器真值表 注：这里未标出使能端 思路 A2作为选择信号，当A1和A0作为一组状态时，其一共有两种情况，而这两种情况只是A2不同，这时A2就可以进行选择，用?运算符实现，从确定输出，最终使用拼接符{}实现输出。 Verilog实现三八译码器 //decode3_8.v module decode3_8(A0,A1,A2,Y); input A2,A1,A0; output reg[7:0] Y;