Vivado+Vitis操作流程（Hello World例程）

已于 2023-09-06 10:48:47 修改
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分类专栏： FPGA 文章标签： fpga 软件工程 fpga开发 arm开发
于 2023-09-06 10:19:23 首次发布
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本文详细介绍了Vivado端和Vitis端的开发流程。在Vivado端，涵盖新建工程、Block Design文件，编译并生成比特流等步骤；在Vitis端，包括新建平台工程、应用工程，以及运行验证等内容，为相关开发提供了清晰的操作指南。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

一、Vivado端

1. 新建Vivado工程

  • 新建工程【Create Project】【Next>】
  • 工程命名并选择保存路径【Next>】
  • 工程类型【Next>】
  • 根据自身需要选择器件型号【Next>】
  • 工程信息 确认信息无误【Finish】

2. 新建Block Design文件

  • 【Create Block Design】修改名称【OK】
  • 打开Diagram窗口 右击空白处或ctrl+i【Add IP...】
  • 添加需要的ZYNQ7 Processing System
  • 自动连线【Run Block Automatic】【OK】
  • 手动连接M_AXI_GP0_ACLK和FCLK_CLK0
  • 双击ZYNQ 器件进入配置界面 根据需要进行配置【OK】
  • Sources窗口找到.bd文件 右击选择【Generate Output Products...】
  • 【Generate】
  • 【OK】
  • Sources窗口找到.bd文件 右击选择【Create HDL Wrapper...】
  • 勾选【Let Vivado manage wrapper and auto-update】【OK】

3. 工程编译并生成比特流

  • 运行【Run Synthesis】
  • 生成比特流【Generate Bitstream】
  • 导出硬件【Export Hardware...】
  • 导出硬件平台（Vitis and PetaLinux）【Next>】
  • 输出 勾选【Include bitstream】【Next>】
  • 命名并为生成的.xsa文件设置存放路径【Next>】
  • 信息【Finish】

二、Vitis端

  • 打开Vitis（内部打开：Tools->Launch Vitis IDE）
  • 设置工作路径【Launch】

1. 新建平台工程

  • 【Create Platform Project】为平台项目命名【Next>】
  • 【Browse】选择刚才生成的.xsa文件【Finish】

2. 新建应用工程

  • 【Next>】
  • 选择helloworld 【Next>】
  • 命名 【Next>】
  • 【Next>】
  • 选择Hello World 【Finish】

3. 运行验证

  • 右击hello world工程进行编译 【1 Launch Hardware】
  • 【Debug Configurations...】
  • 【Debug】 注意此处应该在System Project Debug下
  • 打开Vitis Serial Terminal 配置接口信息 【OK】
  • Resume 运行
  • 运行结果如下
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