qq_52450571的博客

本实验是njupt课程设计出租车计价器，只供参考。已上板验证过，感兴趣的可以私聊我看看效果。

抖动时间的长短由按键的机械特性决定，一般为5ms~10ms。当状态为NONE时，不播放音乐，address为0，当状态为LED0时，播放第一段音乐，address等于address_1，播放第一段音乐；设置一拍时间为 1 秒，那么四分音符也就是 1 秒，三十二分音符也就是 1/8 秒，可以看到最短的时值为三十二分音符，按 1/8 秒作为最小时间单位，时间 ROM 里读出的时长数据，就是有多少个时间单位，比如第一个简谱名中音 3，为四分音符，也就是 8 个时间单位，ROM中存储的值为 8，也就是 1 秒。

​ 数字时钟是一种通过数字显示时间的计时装置，本次项目采用Cyclone Ⅳ系列芯片，使用QuartusII开发环境，使用VerilogHDL硬件描述语音，通过遥控进行数字时钟控制显示，本项目具备日期显示，时间显示以及闹钟等功能，同时可远程控制，使用更加便捷。关键词：遥控数字时钟；VerilogHDL；FPGA正常显示功能：正常显示时，六位数码管显示日期，时间以及闹钟。对于日期来说，前两位显示年份的后两位数，中间两位显示月份，最后两位显示日。

离散卷积的八字真言：反转、平移、相乘、相加（time-reversal,delay,multiplication,addition）将h[k]进行时间反转得到h[-k]，然后将h[-k]依次进行延时操作，当h[-k]的最右侧的数值和x[k]最左侧的数值重合时，开始相乘和相加操作，图中的h[k]和x[k]都是从0开始的，因此y[k]也是从0开始的，将两者k值重合的值全部对应相乘，然后相加，得到的一个数值就是对应的y[k]的值，h[-k]依次右移，直至两者没有重合k值，将得到的数值进行排列，就得到了卷积之后

Sequences：离散时间信号，即时间变量离散化的信号。连续时间变量经过抽样，就可以得到离散时间信号。通常抽样时间间隔是均匀的，所以得到的信号可以称为等间隔离散时间信号。序列可以表示为{x[n]}(或x[n])，其中的n仅仅为整数的时候为有效值。例：{x[n]}={…,2,2.4,1,5,4,6,4.4,…}，在一个序列中，通常要知道序列零点的位置，可以看作time index（时间索引），在零点左边的n值依次为-1,-2,…在零点右边的n值依次为1,2,…

开关K2K1=01时，输出信号波形为正斜率锯齿波。开关K2K1=10时，输出信号波形为负斜率锯齿波。K2K1=11时，转换器先输入加法计数结果，然后输入减法计数结果。开关K2K1=11时，输出信号波形为正负斜率锯齿波组成的三角波。输出锯齿波时/=1KHZ;输出三角波时/，=0.5KHZ。当K１K２＝１１时，计数器先增后减。当K１K２＝１１时，计数器先增后减。当K１K２＝０１时，计数器递增。当K１K２＝１０时，计数器递减。当K１K２＝０１时，计数器递增。当K１K２＝１０时，计数器递减。...

3、模M计数器（实现模5计数器，五个状态为3,4,5,6,7）2、D触发器（异步复位与同步使能、异步置位与异步复位）1、使用ISE软件完成时序逻辑电路的设计输入并仿真。6、掌握Testbech中组合逻辑测试文件的写法。5、使用ISE软件完成组合逻辑设计的输入并仿真。2、掌握tb中时序逻辑测试文件的写法。7、下载并测试实现的逻辑功能。3、下载并测试实现的逻辑电路。4、移位寄存器74194。...

用移位寄存器附加数据选择器电路设计101001序列信号发生器，要求具有自启动特性，用实验验证。用示波器双踪观察并记录时钟脉冲和输出波形。3、掌握数字电路多个输出波形相位关系的正确测试方法。3、掌握移位寄存型计数器的自启动特性的检测方法。1、分频比为N=5的整数分频电路波形图。4、了解非均匀周期信号波形的测试方法。4、掌握不均匀周期信号波形的测试方法。1、掌握计数器的逻辑功能及应用方法。2、掌握任意进制计数器的设计方法。2、掌握移位寄存器的具体应用方法。1、掌握移位寄存器的逻辑功能。...

通过IP核产生位宽为４ｂｉｔ、存储深度为８的只读存储器，对该ROM进行数据的写入，写入４路序列信号：F１＝１１００１１００，F２＝１１１１００００，F３＝１１０１１０１１，F４＝１０１１１００１。1.译码器及其应用：译码器一般都是具有 n 个输入和 m 个输出的组合逻辑电路，常用的译码器是有成品的，只要根据需要选用合适的型号就行了，无需自己进行设计。示波器显示：F１＝１１００１１００，F２＝１１１１００００，F３＝１１０１１０１１，F４＝１０１１１００１。2、熟悉十进制数字显示电路的构成方法。......

设计一个3bit可控延时电路，该电路有一个输入信号CP，一个串行输入信号F1，一个串行输出信号F2，F1和F2与CP同步，另有两个控制信号K1和K2。②3bit延时电路：运用D触发器实现，将F1置于触发器D端，在后续CP作用下，触发器Q端输出即为延迟一个时钟周期的F２，将３个D触发器级联，可实现３ｂｉｔ延时。③控制电路：利用四选一数据选择器在开关控制下依次选择F１，Q１，Q２，Q３到数据选择器的输出端即可。用M8_1E，画出F的卡诺图，降一维，实现电路。1、掌握常用译码器的工作原理与逻辑功能。...

用与非门设计一数字锁逻辑电路，该锁有3个按钮A、B、C，当A、B、C同时按下，或A、B同时按下，或只有A或B按下时开锁，如果不符合上述条件应发出报警。对于逻辑组合电路来说，可以根据题目给的要求列真值表，画出卡洛图得出表达式，最后再画出电路图。②卡诺图若出现“相切”的卡诺圈，且相切部分未被另外卡诺圈包围，即可断定存在逻辑冒险。按短暂尖峰极性的不同，可将冒险分为“0-1-0”型险象（也称“1”型）和。①增加多余项，在卡诺图中两圈相切处增加一个冗余圈，可以消除逻辑冒险。“1-0-1”型险象（也称“0”型）...

根据信号与系统相关知识可知，一个非正弦周期信号，运用傅氏级数总可分解为直流分量与许多正弦分量之线性叠加。这些正弦分量的频率必定是基波频率的整数倍，称之为谐波分量。各谐波分量的振幅和相位不尽相同，取决于原周期信号的波形。3.在电学中，系统的模拟就是从传输函数入手，用基本运算单元电路构成的具有同样传输函数的模拟装置来模拟实际系统。1.学习如何根据给定的连续系统的传输函数，用基本运算单元组 成模拟装置。2.两系统传输函数完全相同，则两系统传输特性相同。1.传输函数反应了系统的传输特性。...

本章讲解根据MATLAB提供的多种设计IIR数字滤波器的函数设计滤波器，采用根据原型转换法原理实现的四种IIR设计函数：butter、cheby1、cheby2、ellip、yulewalk。

设计一个缓慢的计数值为10的从0到9的十进制计数器，要求在slowena信号为高电平的时候计数值进行计数，否则保持原来的计数状态。设计一个计数值为10的十进制计数器，计数值从1到10，且有同步复位。设计一个计数值为10的十进制计数器，从0计数到9，并且有同步复位。设计一个四位的计数器，从0计数到15，并且有同步复位。设计一个12小时计的时钟。...

是一个锁存器，一般在Verilog中不是故意设计出来的锁存器是错误的，要注意避免锁存器的出现，因为锁存器不仅仅会使设计出现意料之外的错误，也会大幅占用资源。在D触发器的基础上加一个同步复位控制，根据时钟的变化而起作用。在D触发器中加入同步复位，要求复位时数值为十六进制的34。一个简单的D触发器，输出q在每个时钟上升沿根据d变化。边沿检测，具体操作就是打一拍，然后做与运算。在D触发器中加入异步复位。一个门电路加一个D触发器。一个异步复位的D触发器。一个同步复位的D触发器。创建8个DFF触发器。......

设计一个15阶的低通线性相位FIR滤波器，采用布莱克曼窗函数设计，截止频率为500Hz，采样频率为2000Hz；采用FPGA实现并行结构的滤波器，系数的量化位数为12bit，输入数据位宽为12bit，输出数据位宽为29bit，系统时钟2000Hz。并行结构，并行实现滤波器的累加运算，即并行将具有对称系数的输入数据进行相加，而后采用多个乘法器并行实现系数与数据的乘法运算，最后将所有乘积结果相加输出。可以看到，并行结构的FIR滤波器设计成功，并且性能相比于串行结构更好，设计成功。...

前面已经详尽的介绍了有关FIR滤波器的matlab实现，使用matlab生成了FIR滤波器设计所需要的响应参数，本章开始讲解如何使用Verilog语言设计FIR滤波器。

前文已使用了几种函数进行FIR滤波器的设计，本章使用matlab提供的专用数字滤波器设计工具Filter Design & Analysis进行滤波器设计，工具的突出优点是直观，方便，使用简单，只需设计几个滤波器参数，就可以查看滤波器频率响应、零极点图、单位脉冲响应、滤波器系数等信息。......

本篇文章继续使用matlab设计FIR滤波器，采用kaiserord和fir2来设计滤波器。

在FPGA或其他硬件平台上按所需结构设计满足要求的FIR滤波器，关键在于设计出滤波器的单位脉冲响应，或者说是FIR滤波器各级延时单元的加权系数，这步便是在matlab中实现设计的，所以第一步要做的就是如何在matlab中设计出符合要求的滤波器的单位脉冲响应。本篇文章采用fir1函数设计滤波器相关参数。......