CRC循环冗余码

最终发送的数据:要发送的数据 + 帧检验序列FCS

计算冗余码:

(1)加0        假设生成多项式G(x)的阶为r,则加r个0.

(2)模2除法 数据加0后除以多项式,余数为冗余码/FCS/CRC检验码的比特序列。

 例:

要发送的数据是1101 0110 11,采用CRC校验,生成多项式是10011,那么最终发送的数据应该是?

则最终发送的数据:1101011011 1110

接收端检错过程

把收到的每一个帧都除以同样的除数,然后检查得到的余数R。

1.余数为0,判定这个帧没有差错。

2.余数不为0,判定这个帧有差错(无法确定到位),丢弃。

FCS的生成以及CRC检验都是由硬件实现,处理狠迅速,因此不会延误数据的传输。

注:

在数据链路层仅仅使用循环元余检验CRC差错检测技术,只能做到对帧的无差错接收,即“凡是接收端数据
链路层接受的帧,我们都能以非常接近于1的概率认为这些帧在传输过程中没有产生差错”,接收端丢弃的帧虽然曾收到了,但是最终还是因为有差错被丢弃。
“凡是接收端数据链路层接收的帧均无差错”
“可靠传输”:数据链路层发送端发送什么,接收端就收到什么。
链路层使用CRC检验,能够实现无比特差错的传输,但这还不是可靠传输。

差错控制(检错、纠错)_进击的炸酱面的博客-CSDN博客

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CRC循环冗余校验码是一种数据校验算法,常用于检测和纠正数据传输过程中的错误。在Verilog中实现CRC循环冗余校验码需要进行以下步骤: 1. 首先,确定CRC校验码的生成多项式和初始值。生成多项式是一个固定长度的二进制数,用于生成校验码。初始值是一个与生成多项式长度相等的二进制数,用于初始化寄存器。 2. 创建一个模块,定义输入和输出信号。输入信号包括数据和校验值,输出信号为校验结果和有效信号。 3. 在模块中,定义时钟信号、复位信号和请求信号。时钟信号用于同步模块中的操作,复位信号用于初始化寄存器,请求信号用于触发校验操作。 4. 定义输入数据和校验值的宽度,并初始化它们的值。 5. 实例化CRC模块,并将时钟、复位、请求信号以及输入数据和校验值连接到该模块的对应端口。 6. 根据模块中定义的操作逻辑,在模块中实现CRC校验的计算过程。 7. 仿真验证:使用仿真平台进行测试和验证。在仿真平台中,使用时钟信号、复位信号和请求信号来模拟时钟、复位和请求操作,并观察输出结果是否符合预期。 以上是在Verilog中实现CRC循环冗余校验码的一般步骤和方法。具体的实现细节和代码可以参考引用中提供的Verilog实现例子。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* *3* [CRC_8循环冗余校验码verilog实现](https://blog.csdn.net/watyuanyuan/article/details/116465590)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 50%"] - *2* [CRC循环冗余校验码的Verilog实现](https://blog.csdn.net/qq_40268672/article/details/122109145)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]

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