Verilog 学习日记
桃13
学习新思想,争做新青年。
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设计一个8位的ALU(算术逻辑单元),该单元具有两个输入数据a,b和一个输入操作符Oper及输出数据c_out, sum,并且还具有下表所示的功能。
设计一个8位的ALU(算术逻辑单元),该单元具有两个输入数据a,b和一个输入操作符Oper及输出数据c_out, sum,并且还具有下表所示的功能。操作符 功能AddSubtractSubtract_aOrAndXorXnor a + ba - bb - aa | ba & ba ^ ba ~ ^ b原创 2022-01-04 10:44:03 · 2384 阅读 · 0 评论 -
模11计数器
代码:module count(count,clk,rst);//?????11.input clk,rst;output [3:0] count;reg [3:0] count;always @(posedge clk)if(rst) count<=4'b0;elseif(count==4'b1010)count<=4'b0;else count<=count+1;endmodule测试:module count_tb;reg clk,rs...原创 2022-01-04 10:37:25 · 829 阅读 · 0 评论