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RSS订阅原创 FPGA简单全加器设计
全加器就是有进位的加法器，这里我设计的是一位全加器，我们先构想出来这个全加器是有两个输入端，然后有一个低位的进位和一个高位的进位，查阅数电课本还有一个本位的输出端，我们先根据这些端口来写出这个一位全加器的真值表，这里我就不写了，从这个真值表我们就得出了一位全加器的两个输出端的逻辑方程，然后卡诺图化简一下 化简了逻辑方程，我们也明确了我们所要实现的功能，每一个端口怎么用，我们就可以开始写代码了 我们先用化简的逻辑方程写一个 module verilo...
2021-10-28 12:20:34
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原创 FPGA设计半加器
设计一位半加器，首先明确有两个输入端，这里定义为ip_A和ip_B，因为是半加器没有进位所以输出端也是两个端口就能搞定，列出真值表后写出逻辑表达式然后画出门电路图开始些verilog代码，输入端定义为wire型的，输出端目前我还不知道reg型和wire型的具体用法上的区别，所以我就用的是wire型，如果错误的话还能帮助我区分一下，用assign持续给op_C和op_S赋值，异或有两种表达方式，注释后的就是第二种写法，两种用法都是一样的效果，但是后面的那种写法比较简便一些 module a...
2021-10-27 23:52:17
501
空空如也
STM32矩阵键盘无法连续输入两个数
2021-05-19
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