FPGA简单全加器设计

最新推荐文章于 2025-05-03 18:02:02 发布

Shilling34

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文章标签： fpga

本文链接：https://blog.csdn.net/qq_56666661/article/details/121009945

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本文介绍了如何设计一位全加器，从真值表到逻辑方程，再到Verilog代码实现。在编写Verilog代码时遇到模块名重复和未设为顶层文件的问题，通过调整解决了这些问题。最后，探讨了代码简洁性的优化，并对比了简化逻辑与原始逻辑的门级电路差异。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

全加器就是有进位的加法器，这里我设计的是一位全加器，我们先构想出来这个全加器是有两个输入端，然后有一个低位的进位和一个高位的进位，查阅数电课本还有一个本位的输出端，我们先根据这些端口来写出这个一位全加器的真值表，这里我就不写了，从这个真值表我们就得出了一位全加器的两个输出端的逻辑方程，然后卡诺图化简一下

化简了逻辑方程，我们也明确了我们所要实现的功能，每一个端口怎么用，我们就可以开始写代码了

我们先用化简的逻辑方程写一个

module	verilog2
//-----------------define-------------------//
(
	input		wire	ip_A,
	input		wire	ip_B,
	input		wire	ip_C1,
	output	wire	op_S,
	output	wire	op_C0
);
//-----------------function--------------------------------//
	assign	op_S	=	ip_A ^ ip_B ^ ip_C1;
	assign	op_C0	=	ip_A & ip_B + (ip_A ^ ip_B) & ip_C1;
endmodule

我实在上一个半加器的文件基础上新建的一个verilog文件，这里我刚开始的时候写了和之前半加器一样的模块名字，但是就出现问题了系统提示

Error (10228): Verilog HDL error at Verilog2.v(1): module