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RSS订阅原创 SVA多时钟断言
(2) 下图所示property中,序列s_a查找信号a的上升沿,但是信号a是根据时钟clk1来次啊应的;序列s_b查找信号b的上升沿,信号b是根据时钟clk2来采样;属性p_match验证在给定的时钟clk2的上升沿,如果序列s_a匹配,那么在一个周期后,序列s_b也必须为真.1.SVA中的多时钟定义。
2023-07-13 20:49:20
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原创 通信——大学专业课程
所学的专业学科以及各个学科都解决了什么问题1.计算机导论与程序设计C语言，软件：devc++，基础计算机知识2.微处理器系统原理与应用汇编语言，软件：keil，计算机底层工作原理3.信号与系统目的：信号作为激励输入一个系统产生的输出响应的数学计算内容：在时域，频域（傅里叶变化），S域（拉普拉斯变换），Z域（Z变换）讨论了LTI线性时不变系统。功率，零输入响应，零状态响应。4.电路分析基础为什么学：计算机内部以及通信会涉及到电路的问题目的：学会分析电路，学会搭建电路。内容：电路的基本知识
2022-03-02 12:04:22
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原创 数字信号处理大作业保存
一、题目要求1.利用matlab软件对audio1211.wav音频信号进行数字信号采样，分别对采样后的信号进行时/频域分析，并提供仿真图和分析说明；2.设计合理的数字滤波器，滤去音频信号中的蜂鸣音，给出详细设计流程，并提供频域仿真图和分析说明；3.将数字滤波后的数字信号转换成wav格式音频文件，统一命名为audio1211proc.wav，作为附件上交。二、设计思路我们需要滤除掉歌曲里的蜂鸣噪声，我们直观上认为蜂鸣噪声的频率较高，而人的声音频率在一个频率范围内，只需要在频域滤除高频蜂鸣噪声即可。
2021-12-30 16:19:59
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原创 数电——闹钟
闹钟module clock(key_0,key_1,key_2,Q1,Q2,Q3,Q4,min,s,clock,buzzer );input key_0;//分键input key_1;//秒键input key_2;//启动，暂停键,key_2=0暂停，key_2=1启动output reg [5:0]min=6’d0;output reg[5:0] s=6’d0;output reg [6:0] Q1;output reg [6:0] Q2;output reg[6:0]
2021-12-30 16:13:37
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原创 verilog——简单cpu
数电课程设计verilog代码module top(input clock,input reset,output sum,output [15:0]instruction,output [3:0]u,output [3:0]s);//顶层程序，将后面每一个模块进行连线wire [15:0]instruction;wire [3:0]sum;wire a;wire[7:0]c;wire d,e,f;wire [3:0]g;wire h;wire [3:0]i;wire j;wire
2021-12-30 16:04:07
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原创 视频通信系统
一、作业分析作业目的：增强特色模块、 联合各模块形成一个系统，完成完整的实验报告（可以直接包含分报告内容）。实现思路：在前面的作业中，我实现了①播放YUV文件②视频处理mp4文件，对视频文件进行人脸识别③实时采集视频文件为mp4格式④对视频文件进行编码，解码，即将yuv文件和h264文件进行相互转换⑤用rtp协议发送并接收视频文件，实现视频传输。在本次作业中，将增强特色模块视频处理，将人脸识别和伽马变换结合起来，使视频中人脸被识别的同时改变视频的明暗对比度。并将各模块分别封装成一个函数，在主
2021-12-30 15:44:29
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空空如也
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