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RSS订阅原创 Labtoolstcl 44-27] No hardware targets exist on the server [localhost:3121]
下发现了install_drivers.exe文件，抱着试一试的想法运行了一下，然后运行结束就ok了，软件也能检测到芯片了，可以下载程序，问题解决！换了台电脑重新装了vivado17.2版本的软件，编译好程序后准备烧程序，板子上电以及连接线都检查过了没问题，但是就是检测不到芯片；一、网上查说是驱动没装好，按照其他博主的方法运行了digilent目录下的install_digilent.exe的。二、去digilent官网下载了最新的驱动，同样不起作用。，然后重启电脑，发现还是不行，
2024-07-31 08:53:15
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原创 FPGA实现LCD12864控制
这部分个人感觉有点复杂，还需要时间思考一下怎样才能表述清楚，过两天写//-------------------寄存器定义//时钟计数器，用来对系统时钟分频//状态机//状态机//字符计数器//字符显示寄存器//-------------------定义状态localparam/*显示自定义字形//仰//以//殊//观*/end//设置DDRAM显示地址end//设置DDRAM显示地址end//读CGRAM显示end//读CGRAM显示end//读CGRAM显示。
2024-07-30 23:39:29
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原创 FPGA实现LCD1602控制
CGROM中存储了00-ff个字符（其中00-07字符可以由CGRAM定义），用户将地址写入到DDRAM，相当于是把地址写入了CGROM中，然后CGROM将字符输出到DDRAM进行显示。DDRAM就相当于显示映射，最多可以显示2行*40列=80个字符，但是屏幕上只支持显示2行*16列=32个字符。N = 1： 两行显示，首行A6 ～ A0 = 00H ～ 2FH ，次行A6 ～ A0 = 40H ～ 67H。'h0c：显示开及光标设置（控制显示开关，光标开关，闪烁开关-1.3.4）
2024-07-24 00:13:59
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原创 16APSK归一化星座映射
每个象限中有三个点，以第一象限为例，三个点中的第二个点位于3*pi/12 = pi/4处，故第一个点的。则可以计算得到归一化后内外环的星座点坐标（a=0.2924,b=1.0913,c=0.7989）外环点将每个象限分为三部分，每两个点之间对应角度为2*pi/12 = pi/6。角度为3*pi/12 - 2*pi/12 = pi/12。假设内环横纵坐标为a，则内环四个点坐标为（a,a）16APSK星座点分为4个内环点和12个外环点。令靠近xy轴的外环点横/纵坐标也为a。
2024-07-22 14:46:59
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原创 Quartus18.0仿真NCO_IP核步骤
软件提醒我们想要把IP添加到工程中，需要手动添加下.qip和.sip文件，然后这两个文件的位置给了。
2024-03-14 11:26:33
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原创 Modelsim 功能使用记录
弹出新建库的窗口，我们选择第三项“a new library and a logical mapping to it”Library Name输入库名称，Library Physival Name输入库的地址，然后点击OK。3、点击Existing File，然后找到 altera_mf 库的地址。、然后点击Complie,再去Libiary看，就可以发现编译成功了。、然后选择第一步新建的Library,点击OK。、点击File,创建新的Libiary,找到想要添加的IP的.V代码，点击打开。
2024-03-12 20:47:59
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原创 MATLAB-读取Wireshark.pcapng数据
因为我们FPGA发送的是MAC帧，每一帧的数据帧长是固定的，帧头固定为3C-52-82-38-B0-25，选择3C右键设为起点，并且在16进制下选择帧长148，可以看到BES显示的数据与wireshark是一样的。这个软件不能直接打开，也不能把pcapng文件直接拖到图标上打开。需要右键选择管理员身份启动，打开之后选择左上角文件，然后选择打开。，观察数据可以发现，和wireshark以及BES文件中的数据大小都是一样的。三、因为wireshark中我们看的就是十六进制类型，所以也选择等长帧16进制。
2023-10-24 09:33:09
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原创 QT报错：file not recognized: file format not recognized collect2.exe: error: ld returned 1 exit status
问题：file not recognized: file format not recognized collect2.exe: error: ld returned 1 exit status。解决方法：排查是否安装npcap小软件，安装后问题即可解决。解决方法：取消勾选32-bit即可。
2023-06-29 19:30:30
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原创 为啥波特率常用115200，115200怎么来的？
在现代计算机和嵌入式系统中，晶振频率通常很高，标准晶振频率通常为11.0592 MHz（或者12 MHz），这个频率是由外部晶振提供的，但UART芯片需要的时钟信号频率通常较低。这个波特率的选择主要是基于现代计算机和微控制器的性能和传输速度需求，而且与传统的9600波特率相比，它可以实现更快的数据传输。在UART通讯中，发送方和接收方都需要按照相同的波特率（baud rate）进行工作，同时UART芯片也需要一个稳定的时钟，才能够保证数据的正确传输。波特率（baud rate）指的是每秒钟传输的比特数。
2023-05-29 11:20:14
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原创 QPSK调制解调FPGA实现成果展示：
目录QPSK调制解调使用参数：调制：调制：仿真参数：仿真展示：调制：解调：MATLAB星座图展示：采样率为4M，符号速率为1M，载波速率为1M，即一个符号采四个点无噪声！1.对二进制码元进行串并转换分为IQ两路2.对IQ两路码元进行4倍上采样3.对2中处理后的数据进行成型滤波4.对3中处理后的IQ两路数据与载波相乘并相加得到调制信号1.对调制信号进行数字下变频，然后经过低通滤波得到基带信号2.对1处理后的数据进行符号同步（Gardner环）并得到同步时钟3.在同步时钟下对2处理后的数据进行载波同步以及相差恢
2023-04-20 10:48:26
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原创 Quartus经验！
quartus9.1中默认的仿真是时序仿真，改成功能仿真步骤，然后要选择生成功能仿真网表文件就可以进行功能仿真了！解决方法：重新制定ip核中的mif文件路径，并将ip核版本升级或者重新生成一下，与软件版本保持一致即可。问题：romip核仿真出不来数据，从ip核看，mif文件也有，里面也有数据。
2023-04-12 21:55:52
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原创 Quartus器件库下载地址
ModelSim AE/ASE（对于绝大部分用户来说，不需要破解ModelSim，大家可以用免费的ModelSim-Altera Starter Edition，也就是入门版，可以仿真一万行可执行代码（这一万行是指不包括注释，纯的代码）。AdvLinkAnalyzer（原名JNEye，可以不装，用于FPGA高速收发器的PCB级的仿真和分析，如果不用FPGA的高速收发器，就不用安装这个工具）器件库（不用全装，用哪个系列的器件就安装哪个系列的器件库，至少安装一个，否则上面的Quartus无法正常使用）
2023-03-29 22:20:27
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原创 多项内插滤波器/采样率转换
可以看到分成4组进行滤波和直接一组进行滤波结果是一样的。只需要在分组滤波之后将数据在拼接起来就ok。前两行为a，后四行为bcde。
2023-03-21 17:10:12
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原创 MATLAB_mod取模运算
2、a,m符号不同时，将除数倍乘至刚好大于被除数后，减去被除数即为余数。此函数通常称为取模运算，表达式为。1、a,m符号相同时，整出过后直接相减即可。
2023-03-21 09:37:20
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原创 csv转txt
通过matlab将vivado保存的csv格式的ila数据转换为txt格式的文件。%---------------------------------提取有效数据。%--------------------------数据存txt文件。
2023-03-03 15:02:41
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原创 共阴/阳极数码管代码
共阴极数码管代码//控制数码管段选信号，显示字符(共阴极) always @ (posedge I_clk) begin if (I_rst) O_seg_led
2023-02-21 10:04:04
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原创 malloc，new
2、sizeof(float) * para_demod_fir为所需开辟空间的字节个数。4、使用完之后要释放free(coef_do_fir);3、要包含# include 使用完之后要delete（coef_do_fir）1、为coef_demod_fir分配内存空间。
2023-02-07 15:30:07
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原创 在VIVADO中快速计算并输入N多个多字节数值
1、进制转换2、字节剥离3、异或操作4、只需计算一个数据，即可自动得到后面N多个数据的结果，省时省力！5、EXCEL联合VIVADO
2023-02-03 09:34:06
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原创 IAR报错记录
出现这个问题说明此工程是别人的工程复制到自己电脑上的，只需要 将下图中红框路径修改为自己电脑中工程保存所在的正确的路径即可解决问题。三 、点击图中“click to add”，添加对应的文件路径即可。二、右键工程，点击Options。一、找到对应文件所在位置。
2022-12-28 13:31:08
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原创 Quartus软件报错记录
这是一个子模块的仿真，子模块中输出的O_LED_A位宽是4位，顶层中也输出的有一个O_LED_A位宽是7位，分配管脚是时候是对7位分配的。在对子模块进行仿真的时候，因为名称相同，位宽不同，所以分配管脚中还是7位，导致出现了这个错误！就算把顶层模块代码删掉，由于管脚分配仍然存在，所以还是会报错。唯二的方法就是更换子模块输出端口名称，另一个就是把引脚分配全部删除掉。
2022-12-15 16:03:32
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原创 fpga仿真问题
一：采用#20方式进行赋值输入：（在时钟上升沿输入不可缓存，在时钟下降沿输入可以实现缓存）二：采用抓取时钟上升沿进行递加赋值输入：（可以实现缓存）
2022-12-14 10:13:02
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原创 VHDL相关
用OTHERS写法的好处是，不需要介意位宽，如果使用下面的方法，这样如果修改位宽为5位后，“00_000_000_000”要改成“00_000”，而开始的写法则不用改。
2022-11-19 09:11:59
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空空如也
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