数字电路实验二

1.实验目的：下载Quartus软件与Modlsim并进行Verilog  Modelsim仿真

2.实验内容：参考老师发的视频的代码，然后用Quartus ii 和Modlsim进行仿真

3.实验原理：按照视频上的内容，书写和运行代码，完成仿真操作。

4.实验工具：Quartus软件、Modlsim软件、pc机。
5.实验截图：

6.实验代码：module my_rs(reset,set,q,qbar);
input reset,set;
output q,qbar;

nor #(1) n1(q,reset,qbar);
nor #(1) n2(qbar,set,q);

endmodule
 
module tb_71;
reg set,reset;
wire q,qbar;

initial
begin
    set<=0;reset<=1;
#10 set<=0;reset<=0;
#10 set<=1;reset<=0;
#10 set<=1;reset<=1;
end

my_rs rs1(reset,set,q,qbar);

initial
$monitor($time,"set= %b,reset= %b,q= %b,qbar= %b",set,reset,q,qbar);

endmodule

7.实验视频：

实验2

8.软件下载网站：

1、Quartus软件下载链接：
https://pan.baidu.com/s/1k_pr6xnKMZyzAh_nyej7yQ 提取码:7330

2、Modelsim 10.x软件下载链接：
https://pan.baidu.com/s/1PoKk4W_SG7Zqp9KNuwLdTQ
提取码：m7ja