数字电路期末一

1.实验目的：下载Quartus软件与Modlsim并进行Verilog  Modelsim仿真

2.实验内容：参考老师发的视频的代码，然后用Quartus ii 和Modlsim进行仿真

3.实验原理：按照视频上的内容，书写和运行代码，完成仿真操作。

4.实验工具Quartus软件、Modlsim软件、pc机。
5.实验截图：

6.实验代码：module upcount (R, Resetn, Clock, E,L,Q);input [3:0] R;

input Resetn, Clock, E, L;

output reg [3:0] Q;

always @(negedge Resetn, posedge Clock)if (!Resetn)

Q<=0;

else if(L)

Q<= R;

else if(E)

Q<=Q+ 1;

endmodule

7.实验视频：

一

8.软件下载网站：

1、Quartus软件下载链接：
https://pan.baidu.com/s/1k_pr6xnKMZyzAh_nyej7yQ 提取码:7330

2、Modelsim 10.x软件下载链接：
https://pan.baidu.com/s/1PoKk4W_SG7Zqp9KNuwLdTQ
提取码：m7ja