fpga系列 HDL：04 通过位移运算(led ＜= led＜＜1；)或调用译码器实现跑马灯

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跑马灯视频教程链接

通过移位运算实现

module pipeline_led(clk,reset_n,led

    );
    input clk;
    input reset_n;
    output reg [7:0] led;
    reg [24:0] counter;
    //计数器进程
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        counter <=0;
    else if(counter==25000000-1)
//    else if(counter==8'd24999)    //缩小仿真时间，验证功能,与下一条语句是相同的意思
//    else if(counter==24999)    //缩小仿真时间，验证功能
        counter <=0;
    else 
        counter <=counter +1'b1;
        
        
    //led进程    
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        led <= 8'b0000_0001;
    else if(counter==25000000-1)begin 
//    else if(counter==8'd24999)begin   //缩小仿真时间，验证功能,与下一条语句是相同的意思
//    else if(counter==24999)begin   //缩小仿真时间，验证功能
        if(led ==8'b1000_0000)
            led <=8'b0000_0001;//当1处于最高位时，无法通过移位进行处理
        else
            led <= led<<1;//每当计数器1在[6:0]时，1左移一位
             //或者 led <= {led[6:0],led[7]};//循环位移
    end
    else 
        led <=led;//此处的else的执行语句，可以省略不写
   
endmodule

tb

`timescale 1ns / 1ns

module pipeline_led_tb(    );
    reg clk;
    reg reset_n;
    wire [7:0]led;
    
    pipeline_led pipeline_led(
    .clk(clk),
    .reset_n(reset_n),
    .led(led)
    );
    
    initial clk=1;
    always #10 clk=~clk;//建立仿真时钟信号
    
    initial begin
    reset_n=0;
    #201;
    reset_n=1;
    #4000000000;
    $stop;
    end

endmodule

在这里插入图片描述

通过调用38译码器实现

module pipeline_led(clk,reset_n,led                                                                                                                          
                                                                                                                                                             
    );                                                                                                                                                       
    input clk;                                                                                                                                               
    input reset_n;                                                                                                                                           
    output  [7:0] led;  //注意这里去掉了reg,因为38decoder里对应的异化对象out已经定义了,其由底层驱动。 还可以写为output  wire [7:0] led; 顶层只能为wire                                                                                                                                     
   reg [24:0] counter;          
                                                                                                                                
    //计数器进程                                                                                                                                                  
    always@(posedge clk or negedge reset_n)                                                                                                                  
    if(!reset_n)                                                                                                                                             
        counter <=0;                                                                                                                                        
 	else if(counter==8'd24999)    //缩小仿真时间，验证功能                                                                                                              
        counter <=0;                                                                                                                                         
    else                                                                                                                                                     
        counter <=counter +1'b1;                                                                                                                             
                                                                                                                                                             
   reg [2:0] counter2;//用3种状态控制8个led灯                                                                                                                        
    always@(posedge clk or negedge reset_n)                                                                                                                  
    if(!reset_n)                                                                                                                                             
        counter2 <=0;                                                                                                                                        
//    else if(counter2 ==7)                                                                                                                                  
//        counter2 <=0;     //由于自动溢出可以省略                                                                                                                   
                                                                  
    else if(counter==8'd24999)                                                                                                                               
        counter2 <=counter2 +1'b1;  //当counter2 ==7 时，自动溢出变成0                                                                                                
                                                                                                                                                             
//调用其他的子模块，需要先添加38decoder的源文件                                                                                                                                                   
    decoder_3_8 decoder_3_8_inst0(                                                                                                                           
    .a(counter2[2]),//是因为decoder_3_8子模块中的位拼接，a是最高位，c是最低位                                                                                                                                    
    .b(counter2[1]),                                                                                                                                         
    .c(counter2[0]),                                                                                                                                         
    .out(led)//使用调用模块的功能，对于在该设计文件输出则不需要定义reg型，是因为在子模块中已经对out进行了reg定义,out在此模块中是隐藏的wire。                                                                       
    );                                                                                                                                                       
                                                                                                    
endmodule