ResumeProject的博客

电路笔记(通信)：CAN 数据帧格式图示 & ACK位的工作过程

SN65HVD233是德州仪器（TI）生产的一款3.3V CAN收发器，用于将微控制器的逻辑电平信号转换为适合CAN总线传输的差分信号，并具备待机模式和环回功能，提升能效和调试便利性。3.3V CAN收发器与5V版本兼容，且具有更高的灵活性。CAN总线采用差分信号传输，通过非破坏性仲裁机制确保通信的可靠性。3.3V和5V收发器在总线上的差分电压相同，确保互操作性。分裂端接技术可有效减少共模噪声，提升通信稳定性。实验表明，3.3V和5V收发器在混合网络中能够稳定通信，共模电压偏移较小，进一步验证了CAN总线在

在使用CCS6.2导入并编译他人工程时，出现“cannot open source file 'DSP2833x_Device.h'”的错误，通常是因为缺少相应的头文件路径。通过右键查看项目属性，可以确认是否已包含正确的include路径。如果路径缺失，只需将包含“DSP2833x_Device.h”的文件夹拷贝到工程目录中，并确保在项目属性中正确设置include路径，即可解决该问题。

本文简要介绍了如何为STM32微控制器编程的步骤。首先，需要安装Java虚拟机环境，以便支持相关软件的运行。接着，下载并安装STM32CubeProgrammer，这是STMicroelectronics官方提供的编程工具。安装完成后，将需要编程的文件拖入STM32CubeProgrammer软件中。最后，通过软件进行设备链接和程序下载，完成对STM32微控制器的编程操作。整个过程简洁明了，适合初学者快速上手。

fpga系列 HDL : Microchip FPGA开发软件 Libero Soc 项目仿真示例

fpga系列 HDL : Microchip FPGA开发软件 Libero Soc 安装 & license申请

【电路笔记 通信】8B/10B编码 高速数据传输的串行数据编码技术 论文第三部分 The 8B/10B coding map

【代码】fpga系列 HDL：verilog latch在fpga中的作用 & 避免latch的常见做法。

【代码】【电路笔记 TMS320C6***DSP】BUG记录 ‘|=‘赋值后导致代码错误。

如果输入脉冲过于窄（小于源时钟周期），可能会导致展宽失败。还可以根据需求选择上升沿或下降沿。单个脉冲也能进行展宽。

在 Verilog 中，SYS_RST通常表示系统复位信号（System Reset），它的主要作用是将模块的内部状态和寄存器初始化为已知的默认值。复位信号在硬件设计中非常重要，因为它确保了系统在启动、错误恢复或特定条件下能够进入一个稳定且可预测的状态。

【代码】fpga系列 HDL：verilog 常见错误 注意警告 created implicit net for "***"

【代码】fpga系列 HDL：verilog 仿真错误 Error: ***.vt(33): 'i' is an invalid type in Generate loop. Must be a genvar。

【代码】fpga系列 HDL：verilog 常见错误 切片索引错误 Error (10734)_ __ is not a constant。

是一种用于同步和通信的协议，广泛应用于异步电路设计、数据传输以及硬件模块之间的通信。它的核心目标是确保发送方和接收方之间的数据传递是可靠且有序的，避免数据丢失或冲突。

【代码】fpga系列 HDL：verilog 常见错误 异步复位优先处理 cannot match operand(s) in the condition to the corresponding edges。

在需要绝对精度的应用中，可以将偏移误差和满量程误差调整为零。调整时应先调整偏移误差，再调整满量程误差。图11展示了一种针对双电源、5.00V输入范围应用的误差调整方法。

fpga系列 HDL：ModelSim 条件断点调试 & modelsim支持的tcl语言

fpga系列 HDL：ModelSim 断点调试示例

【代码】【电路笔记 TMS320C6***DSP】计时器配置 和 定时中断示例。

【代码】fpga系列 HDL：tips 状态机状态转换时BitOut会存在未知状态的输出的解决。

RfRIINOUT反向放大电路V-RI​VI​−V−​​Rf​VO​−V−​​0RI​VI​−V−​​Rf​V−​−VO​​V−​−AVO​​：RI​VI​AVO​​​Rf​V−​AVO​​​A→∞:RI​VI​AVO​​​Rf​AVO​​−VO​​RI​VI​​Rf​−。

暂停波形更新：提高仿真速度：节省资源：手动控制波形刷新：

Q格式是一种固定点数表示方法，用于在不支持浮点运算或需要高效利用存储空间的情况下表示小数。一个Q格式的数字由两部分组成：整数位和小数位。m表示分配给整数部分的位数（包括符号位）。n表示分配给小数部分的位数。（例如，Q15.16表示有15位用于整数部分，16位用于小数部分。整个数据需要1+m+n位空间进行存储，最高的一位作为符号位。

fpga系列 HDL：按键处理 双触发器同步器示例

fpga系列 硬件(时序收敛)：set_input_delay +最大输入延时&最小输入延时+建立时间&保持时间

地址映射关系：FPGA地址 —A23放到最低位置—> —左移一位—> DSP地址 (忽略第0位的不同)

EMIFA（External Memory Interface A）的“异步存储器”（Asynchronous Memory）指的是那些不与系统时钟同步进行读写操作的外部存储设备。这类存储器使用特定的控制信号（如芯片选择、输出使能、写使能等）来管理数据传输，而不是依赖于一个全局时钟信号。这意味着数据传输的时机是由控制信号的变化触发的，而非由时钟边沿决定。以下是一个EMIFA向FPGA(作为异步存储器)写入数据的示例：DSP端：传输数据给FPGADSP向FPGA传输数据的过程涉及到EMIF（Exter

【代码】【电路笔记 TMS320***DSP】数字信号处理库DSPLIB 安装&使用。

【电路笔记 TMS320***DSP】CCS Description Resource Path Location Type unresolved symbol ***

【代码】电路笔记 : opa tips 放大器增益无穷导致信号基线错误。

【代码】【电路笔记 TMS320***DSP】CCS 使用 调试数据保存文件格式说明 & 绘制代码。

电路笔记(PCB)：使用kicad进行滤波器的瞬态分析（时间响应分析）仿真

高频噪声的放大可能导致运放的相位裕度降低，引发自激振荡。高频时，相位接近 90°，电路引入了相位延迟。，我们可以分别计算分子和分母的幅值。低频时，相位接近 0°。这时高频噪声增益固定了。

如在数字滤波电路的拉普拉斯变换与零极点分析中的推导，电容的容抗为$\frac{1}{j\omega C}$,对于$C_1$和$C_2$的串联阻抗：

webassembly009 transformers.js 错误 DataCloneError: Failed to execute …: #<_Tensor> could not be clone

webassembly009 transformers.js 网页端侧推理 whisper-web transcriber & useTranscriber

通过 useTranscriber() 获取到的 transcriber 对象作为 props 传递给 AudioManager 组件。这意味着 AudioManager 可以访问 transcriber 上的所有方法和属性，从而可以根据用户的交互（如选择文件、点击录音按钮等）来触发相应的音频处理操作。，用于处理音频转录过程，结合 Web Worker 和后台模型进行推理。代码实现了一个自定义的 React 钩子。

webassembly009 transformers.js 网页端侧推理 whisper-web

【代码】webassembly009 transformers.js 网页端侧推理 NLLB翻译模型。