OpenRisc-2-C to Verilog

引言

如何将C语言代码转换成verilog HDL或者VHDL呢？
 

2.1 在线转换：

http://c-to-verilog.com/online.html

C-to-Verilog.com是海法（Haifa）大学高层次综合领域的一个学术研究而产生的一个网站。
这个网站所用的编译器是SystemRacer综合系统的一个修改版本。这个编译器的源码可用于研究目的，并且已经发给了很多编译器的研究组织。
此外还有一些文章可供参考，这些文章介绍了这个综合器的实现原理。

 

2.2 下载源码，然后安装，再使用。

 

源码，我已经上传，GPL3许可；还有介绍这个综合器实现原理的文章，文章我也已经上传（这些文章都是发表在顶级期刊或会议的优秀paper，需要付费才能下载的），和源码放在一起：

http://download.csdn.net/detail/rill_zhen/4797683

 

2.3 注意

需要LLVM 2.5的支持。LLVM是构架编译器(compiler)的框架系统，
以C++编写而成，用于优化以任意程序语言编写的程序的编译时间(compile-time)、链接时间(link-time)、运行时间(run-time)以及空闲时间(idle-time)，
对开发者保持开放，并兼容已有脚本。
LLVM计划启