【硬件端】PCB设计（信号完整性分析）

 

串扰现象

受到电磁干扰最根本的原因，就是因为有感生电动势，会产生感声电流。

 

主要控制信号的噪声，干扰，时序三个问题 

过冲是由于信号的正反射形成的，在原来的信号上进行了叠加。下冲是由于负反射形成的。负反射是可控的。正反射是不可控的。

 

这属于一种信号的噪声现象，这些原因背后都是因为反射造成的。 

解决方法（这是这篇文章中最重要的部分）

 就好比传输信号中的串联电阻，不仅可以抑制我们的过冲，也可以抑制我们的下冲，可以抑制我们的反射，减小我们信号的振铃

这个是比较重要的 

阻抗 

这里的O是指输入和输出，而这里的L是指所有导线在长度上都具有的电感。P在这里称之为平面。

这些元素决定了传输线的运行方式。L和C将确定阻抗是多少。如果C大，阻抗就较小。如果C较小，阻抗就较大。当然，无论我们拥有什么样的结构，L大约都是相同的。

这里XC是电容的电抗，可以观察到如果频率电抗频率接近0的话，电抗会趋近于正无穷，这就是为什么只有DC电流时，我们只关注于电阻R的原因。因为在那种频率下C并没有做任何有意义的事情。我们切换线路时，将不得不对C充电。这两个寄生L和C以这样的方式相互作用。他们决定了阻抗是什么。意味着沿着那条线发送能量是有多么的困难。

当我们操纵某个值达到阻抗Z0的h话，通过对C0进行改变，然后将其放大和缩小。有两种方法，将高度提高到最近的平面上方并更改走线宽度

反射

在理想状况下，终端阻抗的值与传输线阻抗完全匹配。

当做到完全匹配的时候，传给传输线的能量。可以传递一个电压波形到输入端，

所有的能量都会从这个网端移走，不会发生任何反射。不会有任何东西返回来。

第二种情况就是终端阻抗值大于传输线阻抗，也就是这条绿色的线。可以看到这里有一条返回的能量。并且和输入波形方向一致。这种情况会在这里形成过冲，并叠加到原始波形值的上面。

如果终端负载的值小于传输线阻抗，我们同样会得到一个反射。但是这里会是另一个方向，也就是削减。我们可以把这称之为下冲。当我们有5V的逻辑电压时，没有谁会去在意他。因为有足够大的噪声承受范围。

而在现代的逻辑信号中，信号摆幅为1V的情况并不少见，因为逻辑电压只有1V，大多数的噪声容限都不大，从而很难因为太大的过冲而导致问题的发生。现代逻辑电路中往往下冲才是我们所需要避免的。

这可以帮助计算阻抗不匹配的情况可以出现多少反射。这当中，ZL代表下游阻抗，z0代表上游阻抗。当该阻抗ZL，即终端阻抗大于Z0时，我们终将得到正反射，也就是这条绿色的线。

当然，对于逻辑电路这个大家庭，反射都有一定的承受范围。好的秘诀就是确保阻抗匹配时足够好的。这就是我们为什么要控制阻抗的原因，让传输给传输线的能量，不会因为发生反射而出现问题，这也是我关于反射的一些见解。

差分对

如何将CPU的并行数据转换为差分信号，能够从一台计算机传输到另一台计算机。

方波的尖锐程度决定信号的灵敏度

差分线中需要注意的点：

第一、不论长度公差如何，保持两者长度相等。

第二、差分线不会受到外部串扰的干扰。

这种线产生错误情况的原因，第一是这两条信号线长度不匹配。第二是差分信号线其中一条受到了串扰，而另外一条没有

串扰

两者距离太近，就会有串扰产生。对串扰的观测结果由你受害网络哪一端观测所决定

这一端因为在信号路径的后向端，称之为后端，近来也被称之为近端串扰或者NEXT。然后另一端位于信号路径的前面，称为远端串扰或FEXT，这两端的波形是不同的。

当我们延长这两条线并排部分的长度时，这两类串扰的变化，随这长度的增加，前向串扰的幅值会逐渐增加。如果把这两条线保持的平行部分保持的足够长，两个接收器收到到信号大小将保持一样。

当平行走线比拐点长度还要长时，是否延长平行走线的长度已经不重要了。因为此时串扰已经达到了最大值，不会随着长度增加而增加。在这些条件下只剩下两个变量：到最近参考平面的高度和两条边沿之间的距离。我们可以通过几何结构来准确控制串扰。

加入保护线段，这里插入一段周期性连接到地的线段，并希望可以以此消除串扰。这里跟3W原则有关系。在其中增加保护线的话，将会冒着增加串扰的风险而不是减少。

总结一下，控制串扰的方法有，找出最近平面上方的高度来走线，然后保持线和线边缘之间的隔离程度，不要让串扰超过预估，这样就不用担心平行走线的长度了

每件事情都要越简化越好，简化到不能更简单。

信号完整性

 不要把所有的负载都群放在一起或沿着这条网络放置，因为这将导致反射。

能量是从一条开关传输线耦合到附近的传输线，我们称之为敏感源

电磁干扰

它是一种打算沿着传输线向下传送到接收器的电磁能，但是却以某种方式跑出传输线了。

最主要的方法就是消除干扰源。

EMI最主要的来源是PDS上的纹波。解决这个策略是设定一个非常稳定的低纹波PDS

叠层

设计一个不当的叠层是怎么影响信号完整性的。叠层就是信号层和电源层的排列。叠层需要给所有信号提供恒定阻抗。控制反射和串扰

其他

我们把线路并排布线在同一层，这通常被称为感性串扰。如果我们不小心一个布在顶层，一个布在相邻层，那通常被称为容性串扰。

PDS设计

PCB如何走线才可以承受大电流

1.优化布线，走线应该短且粗，减少电阻，提高载流能力