verilog
salvary
这个作者很懒,什么都没留下…
展开
-
FPGA & Verilog开发经验若干
前些日子,因实验室的项目需要(不知如何将软件的逻辑转化成硬件逻辑),特请来院里一FPGA专家进行辅导,去旁听记下笔记若干并整理成文档,以免日后忘却。又,虽现在不做FPGA,但介绍的开发经验、思想方法等很难得,暂时记下,以备后用。1. wire与reg之外的数据类型不要在verilog代码中出现。2. assign(组合逻辑)与always之外的语句不要在verilog代码中出现。3. 一个module最好一个always,再加若干assign,这样便于控制。4.转载 2011-03-29 09:37:00 · 740 阅读 · 0 评论 -
verilog语法学习心得
verilog语法学习心得1.数字电路基础知识: 布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计 2.数字系统的构成: 传感器 AD 数字处理器 DA 执行部件 3.程序通在硬件上的执行过程: C语言(经过编译)-->该处理器的机器语言(放入存储器)-->按时钟的节拍,逐条取出指令、分析指令、执行指令 4.DSP处理是个广泛概转载 2011-11-26 20:23:11 · 1195 阅读 · 0 评论 -
(笔记)在Quartus II与ModelSim下仿真,对计数初值的设置问题(ModelSim)(Quartus II)(Verilog)
Abstract在用Quartus II与ModelSim分别对一个简单的分频程序进行仿真时发现了一个关于设置初值得问题Intrduction使用环境:Quartus II 7.2 SP3 + UP-SOPC2000(Cyclone II EP2C35F627C8)+ ModelSim SE PLUS 6.2b以前用惯了Quartus II自带的方转载 2012-01-04 15:29:06 · 3864 阅读 · 2 评论