2021-09-30

基本介绍

VCS：Verilog Compiled Simulator （编译型verilog仿真器)
主要用于数字逻辑仿真（模拟逻辑仿真一般用cadence家的EDA工具）。

仿真过程：

1. compile
   对源文件进行编译，生成中间文件和可执行文件（二进制文件）。
2. simulate
   运行可执行文件，对设计进行仿真
   

VCS命令选项

vcs -help # 获取参考帮助

-Mupdate # 增量编译（只重新编译修改过的文件，生成新的
.o文件后重新连接成simv，可增快编译速度）

-R # 编译后自动执行仿真

-gui # 在仿真时打开图形界面，加&后台运行

-v lib_file #厂商工艺库
-y lib_dir #厂商工艺库路径
+libext+ .后缀名 #库文件后缀类型
+incdir+路径 #·include路径，可以是相对路径，也可以是绝对路径。

参考来源

1）: https://zhuanlan.zhihu.com/p/127335447