FPGA预科实习项目总结

已于 2023-07-16 16:13:56 修改
阅读量571 收藏 4
点赞数 2
文章标签： fpga开发
于 2023-07-16 16:05:25 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/scout11123/article/details/131751231
版权

一.项目内容

我参加的实习培训一共有十天我们的学习内容有：按键控制led流水灯，led呼吸灯，按键消抖，数码管显示

1.led流水灯

1.流水灯模块设计

在这里插入图片描述

2.实验代码

module led(
        input                   clk,
        input                   rst_n,

        output  reg     [3:0]   led 

);

//计时1s
parameter   MAX1S = 26'd49_999_999 ;
parameter   MAX0_2S = 26'd9_999_999;

reg [25:0]  cnt_1s;//1s计数寄存器

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        cnt_1s <= 26'd0;
    end
    else if (cnt_1s == MAX0_2S) begin
        cnt_1s <= 26'd0;
    end
    else begin
        cnt_1s <= cnt_1s + 1'd1;
    end
end

//控制led
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        led <= 4'b0001;
    end
    else if (cnt_1s == MAX0_2S) begin
        led <= {led[0],led[3:1]};
    end
    else begin
        led <= led;
    end
end
endmodule

3.仿真文件

`timescale 1ns/1ns//单位精度
module led_tb();
    reg             clk;//52MHz时钟信号，每10ns翻转一次
    reg             rst_n;

    wire    [3:0]   led;
    
    parameter MAX0_2S = 26'd9 ;

initial begin
    clk = 1'b0;
    rst_n = 1'b0;
    #10  //延迟10ns
    rst_n = 1'b1;
    #1000;
    $stop;//停止仿真
end

always #10//延迟10ns
begin
    clk = ~clk;//时钟翻转
end

led #(.MAX0_2S(MAX0_2S))u_led(
    .clk    (clk),
    .rst_n  (rst_n), 
    .led    (led) 

);

endmodule

2.按键控制led

1.项目要求

在这里插入图片描述

2.系统框图

在这里插入图片描述

3.项目代码

//led灯控制
module key_led(
    input                   clk     ,
    input                   rst_n   ,
    input   wire     [3:0]   key     ,

    output  reg     [3:0]   led     
);

parameter TIME0_2S = 26'd9_999_999;

reg [25:0]  cnt ;
reg [1:0]   state;

//0.2s计数器
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        cnt <= 26'd0;
    end
    else if (cnt == TIME0_2S) begin
        cnt <= 26'd0;
    end
    else begin
        cnt <= cnt + 1'd1;
    end
end

//状态
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        state <= 2'b0;
    end
    else if (cnt == TIME0_2S) begin
        state <= state + 1'b1;
    end
    else begin
        state <= state;
    end
end

//控制led
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        led <= 4'b0000;
    end
    else if (!key[0]) begin
        case (state)
            2'd0 :  led <= 4'b0001;
            2'd1 :  led <= 4'b0010;
            2'd2 :  led <= 4'b0100;
            2'd3 :  led <= 4'b1000;
            default: led <= 4'b0000; 
        endcase 
    end
    else if (!key[1]) begin
        case (state)
            2'd3 :  led <= 4'b0001;
            2'd2 :  led <= 4'b0010;
            2'd1 :  led <= 4'b0100;
            2'd0 :  led <= 4'b1000;
            default: led <= 4'b0000; 
        endcase 
    end
    else if (!key[2]) begin
        case (state)
            2'd0 :  led <= 4'b1111;
            2'd1 :  led <= 4'b0000;
            2'd2 :  led <= 4'b1111;
            2'd3 :  led <= 4'b0000;
            default: led <= 4'b0000;
        endcase
    end
    else if (!key[3]) begin
        led <= 4'b1111;
    end
    else begin
        led <= led ;
    end
end
endmodule

4.测试文件

`timescale 1ns/1ns //单位/精度
module key_led_tb();
    reg clk     ;
    reg rst_n   ;
    reg [3:0]   key;

    wire [3:0]  led ;

    parameter   MAX_NUM = 9;
    parameter   CYCLE   = 20;

    always  #(CYCLE/2) clk = ~clk;

    initial begin
        clk = 1'b0;
        rst_n = 1'b0;//开始复位
        #(CYCLE);
        rst_n = 1'b1;//结束复位
        key = 4'b1111;
        #((MAX_NUM)*CYCLE*4);
        key = 4'b1110;
        #((MAX_NUM)*CYCLE*4);
        key = 4'b1101;
        #((MAX_NUM)*CYCLE*4);
        key = 4'b1011;
        #((MAX_NUM)*CYCLE*4);
        key = 4'b0111;
        #((MAX_NUM)*CYCLE*4);
        $stop;  
    end

   key_led #(.TIME0_2S(MAX_NUM))  u_key_led(
        .clk     (clk),
        .rst_n   (rst_n),
        .key     (key),
        .led     (led)
);





endmodule

3.按键消抖

1.消抖原理

在这里插入图片描述

2.系统框图

在这里插入图片描述

3.项目代码

//按键消抖
module key_debounce(
    input                   clk     ,
    input                   rst_n   ,
    input   wire    [3:0]   key_in,

    output  wire    [3:0]   key_out
);

parameter   MAX20 = 20'd999_999;
wire        nedge;      //下降沿检测
reg [19:0]  cnt_20ms;   //20ms计数寄存器
reg         start;      //倒计时开始标志
reg [3:0]   key_r0;     //按键消抖寄存器0   
reg [3:0]   key_r1;     //按键消抖寄存器1
reg [3:0]   flag;       //检测按钮
reg [3:0]   key_on;     //中间按键寄存器







//20ms计数器
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        cnt_20ms <= 20'd0;
    end
    else if (nedge) begin
        cnt_20ms <= MAX20;
    end
    else if (start) begin
        if (cnt_20ms == 1'd0) begin
            cnt_20ms <= 20'd0;
        end
        else begin
            cnt_20ms <= cnt_20ms - 1'b1;
        end
    end
    else begin
        cnt_20ms <= cnt_20ms ;
    end
end

//下降沿检测
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        key_r0 <= 4'b1111;
        key_r1 <= 4'b1111;
    end
    else begin
        key_r0 <= key_in;
        key_r1 <= key_r0;
    end
end
assign nedge = (~key_r0[0]&&key_r1[0])||(~key_r0[1]&&key_r1[1])||(~key_r0[2]&&key_r1[2])||(~key_r0[3]&&key_r1[3]);

//约束start
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        start <= 1'b0;
    end
    else if (nedge) begin
        start <= 1'b1;
    end
    else if (cnt_20ms == 1'd0) begin
        start <= 1'b0;
    end
    else begin
        start <= start;
    end
end

//记录flag
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        flag <= 4'b0000;
    end
    else if (cnt_20ms == 1'd0) begin
        flag <= ~key_r0;
    end
    else begin
        flag <= 4'b0000;
    end
end

//设置key_out的值
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        key_on <= 4'b1111;
    end
    else if (flag[0]== 1'b1) begin
        key_on <= 4'b1110;
    end
    else if (flag[1]== 1'b1) begin
        key_on <= 4'b1101;
    end
    else if (flag[2]== 1'b1) begin
        key_on <= 4'b1011;
    end
    else if (flag[3]== 1'b1) begin
        key_on <= 4'b0111;
    end
    else begin
        key_on <= key_on;
    end
end

assign key_out = key_on ;
endmodule

4.数码管显示

1.显示原理

在这里插入图片描述

2.系统框图

在这里插入图片描述

3.源码显示

module time_count(//计时0.5s，计满后输出高电平
    input               clk     ,
    input               rst_n   ,

    output  reg         flag    
);

parameter MAX_NUM = 26'd24_999_999;

reg [25:0]  cnt;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        cnt <= 26'd0;
        flag <= 1'b0;
    end
    else if (cnt == MAX_NUM) begin
        cnt <= 26'd0;
        flag <= 1'b1;
    end
    else begin
        cnt <= cnt + 1'd1;
        flag <= 1'b0;
    end
end

endmodule

module seg_led_static(
    input               clk     ,
    input               rst_n   ,
    input               flag    ,//计满0.5秒后，标志

    output  reg [5:0]   sel     ,//六位位选信号
    output  reg [7:0]   seg      //八位段选信号
);

reg [3:0]   num;

//控制位选信号低电平有效
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        sel <= 6'b111111;
    end
    else begin
        sel <= 6'b000000;
    end
end

//flag信号为1时，num+1
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        num <= 4'h0;
    end
    else if (flag) begin
        num <= num + 1'h1;
    end
    else begin
        num <= num;
    end
end

//段选信号控制数码管显示
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        seg <= 8'b0;
    end
    else case (num)
            4'h0:    seg <= 8'b1100_0000;//匹配到后参考共阳极真值表
	        4'h1:    seg <= 8'b1111_1001;
	        4'h2:    seg <= 8'b1010_0100;
	        4'h3:    seg <= 8'b1011_0000;
	        4'h4:    seg <= 8'b1001_1001;
	        4'h5:    seg <= 8'b1001_0010;
	        4'h6:    seg <= 8'b1000_0010;
	        4'h7:    seg <= 8'b1111_1000;
	        4'h8:    seg <= 8'b1000_0000;
	        4'h9:    seg <= 8'b1001_0000;
	        4'ha:    seg <= 8'b1000_1000;
	        4'hb:    seg <= 8'b1000_0011;
	        4'hc:    seg <= 8'b1100_0110;
	        4'hd:    seg <= 8'b1010_0001;
	        4'he:    seg <= 8'b1000_0110;
	        4'hf:    seg <= 8'b1000_1110;
        default:     seg <= 8'b1111_1111;
    endcase
end
endmodule

module top_seg_led_static(
    input                   clk     ,
    input                   rst_n   ,

    output  wire [5:0]      sel     ,
    output  wire [7:0]      seg
);

wire     flag    ;
parameter    MAX_NUM = 26'd24_999_999;   
time_count #(.MAX_NUM(MAX_NUM))time_count_inst(//计时0.5s，计满后输出高电平
        .clk     (clk),
        .rst_n   (rst_n),
        .flag    (flag)
);

seg_led_static seg_led_static_inst(
        .clk     (clk),
        .rst_n   (rst_n),
        .flag    (flag),//计满0.5秒后，标志
        .sel     (sel),//六位位选信号
        .seg     (seg) //八位段选信号
);
endmodule

4.测试文件

`timescale 1ns/1ns

module top_seg_led_static_tb();

reg clk;
reg rst_n;

wire [5:0]  sel ;
wire [7:0]  seg ;

parameter MAX_NUM = 9;
parameter CYCLE   = 20 ;

always #(CYCLE/2)clk = ~clk;

initial begin
    clk = 1'b0;
    rst_n = 1'b0;
    #(CYCLE);
    rst_n = 1'b1;
    #(16*(MAX_NUM + 1)*CYCLE);
    $stop;
end

top_seg_led_static #(.MAX_NUM(MAX_NUM)) u_top_seg_led_static(
        .clk     (clk),
        .rst_n   (rst_n),
        .sel     (sel),
        .seg     (seg)
);

endmodule

5.呼吸灯

1.项目源码

module breath_led(
    input               clk     ,
    input               rst_n   ,

    output  reg [3:0]   led
);

parameter CNT_US =  6'd49;//1us
parameter CNT_MS =  10'd999;//1ms
parameter CNT_S  =  10'd999;//1s

reg [5:0]   cnt_us;
wire        add_cnt_us;//us计数器开始标志
wire        end_cnt_us;//us计数器结束标志

reg [9:0]   cnt_ms;
wire        add_cnt_ms;
wire        end_cnt_ms;


reg [9:0]   cnt_s;
wire        add_cnt_s;
wire        end_cnt_s;

reg         flag ;//亮灭标志

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        cnt_us <= 6'd0;
    end
    else if (add_cnt_us) begin
            if (end_cnt_us) begin
                cnt_us <= 6'd0;
            end
            else begin
                cnt_us <= cnt_us + 1'b1;
            end
    end
    else begin
        cnt_us <= cnt_us ;
    end
end

assign add_cnt_us = 1'b1;
assign end_cnt_us = add_cnt_us && cnt_us == CNT_US;


always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        cnt_ms <= 10'd0;
    end
    else if (add_cnt_ms) begin
        if (end_cnt_ms) begin
            cnt_ms <= 10'd0;
        end
        else begin
            cnt_ms <= cnt_ms + 1'b1;
        end
    end
    else begin
        cnt_ms <= cnt_ms ;
    end
end

assign add_cnt_ms = end_cnt_us ;
assign end_cnt_ms = add_cnt_ms && cnt_ms == CNT_MS ;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        cnt_s <= 10'd0;
    end
    else if (add_cnt_s) begin
        if (end_cnt_s) begin
            cnt_s <= 10'd0;
        end
        else begin
            cnt_s <= cnt_s + 1'd1;
        end
    end
    else begin
        cnt_s <= cnt_s;
    end
end

assign add_cnt_s = end_cnt_ms ;
assign end_cnt_s = add_cnt_s && cnt_s == CNT_S ;

//约束flag
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        flag <= 1'b0;
    end
    else if (end_cnt_s) begin
        flag <= ~flag;
    end
    else begin
        flag <= flag;
    end
end

//led控制
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        led <= 4'b0;
    end
    else if (flag) begin
        led <= {cnt_s>cnt_ms ,cnt_s>cnt_ms ,cnt_s>cnt_ms ,cnt_s>cnt_ms };
    end
    else begin
        led <= {cnt_s<cnt_ms ,cnt_s<cnt_ms ,cnt_s<cnt_ms ,cnt_s<cnt_ms };
    end
end
endmodule

2.测试文件

`timescale 1ns/1ns
module breath_led_tb();
reg clk         ;
reg rst_n       ;
wire    [3:0]   led ;

parameter   CYCLE   = 20;
parameter   CNT_US  = 4 ;
parameter   CNT_MS  = 9 ;
parameter   CNT_S   = 9 ;

always  #(CYCLE / 2)    clk = ~clk;

initial begin
    clk = 1'b0;
    rst_n = 1'b0;//开始复位
    #(CYCLE);
    rst_n = 1'b1;//结束复位
    #1000;
    $stop;
end

breath_led #(.CNT_US(CNT_US),.CNT_MS(CNT_MS),.CNT_S(CNT_S)) u_breath_led(
        .clk     (clk),
        .rst_n   (rst_n),
        .led     (led)   
);
endmodule

二.实习总结

在最初的几天，我们学习了按键控制LED流水灯和LED呼吸灯的设计。通过使用Verilog语言编写代码，我们成功实现了按键来控制LED灯的亮灭和流动效果，以及利用PWM信号使LED灯呈现呼吸灯效果。这些实验帮助我熟悉了FPGA开发流程和Verilog语言的使用。
接着，我们学习了按键消抖的原理和方法。按键消抖是一个常见的问题，在实际应用中需要解决。我们通过verilog，设计了一个稳定的按键消抖模块，确保按键输入的准确性和稳定性。
在数码管显示的学习中，我们掌握了数码管的基本原理和控制方法。通过将FPGA与数码管连接，我们成功实现了数码管显示当前时间的功能。这个实验让我更加了解了FPGA如何通过逻辑门和时钟信号来控制外部设备。
通过这次FPGA培训实习，我不仅学到了专业知识和技能，还锻炼了自己的团队合作和问题解决能力。在与同组成员一起完成各项实验和任务的过程中，我们相互交流、互相帮助，共同解决问题。这种合作经验对于我未来的工作和学习都具有重要意义。
在未来的学习和实践中，我将继续努力提升自己在FPGA设计和物联网应用方面的专业能力。我相信通过海云捷讯的培训实习，我将成为一名优秀的物联网工程师，并为推动物联网技术的发展贡献自己的力量。

南风bu知意
关注
FPGA实习报告
weixin_51688234的博客
07-16 2612
在过去的十天里，我参加了FPGA的实习，学习了一系列关于FPGA开发的内容。在这段时间里，我掌握了数码管、呼吸灯、按键消抖、LED流水灯等基本概念，并学会了编写测试文件和顶层文件。
FPGA方向实习报告
qq_52001155的博客
07-16 1114
fpga方向实习学习记录
FPGA实习报告.doc
04-19
FPGA实习报告
FPGA实训报告DAY 1(Verilog HDL)
最新发布
CWPIN21的博客
07-11 1236
通过实习，对 FPGA 和 Verilog 有了初步的了解和认识。在学习 FPGA 简介的过程中，明白了 FPGA 的灵活性和可重构性为数字电路设计带来了极大的便利，能够满足不同应用场景的需求。同时，也感受到了 FPGA 技术在现代电子系统中的重要地位和广阔的发展前景。在学习 Verilog 基础语法知识时，掌握了 Verilog 语言的基本结构和语法规则，能够编写简单的逻辑电路代码。
FPGA总结，个人心得体会小结
12-26
FPGA总结，个人心得体会小结，不需要积分，多下载
Java fpga生产实习报告.docx
03-03
Java fpga生产实习报告.docx
一位工程师的FPGA项目开发经验总结 fpga开发.pdf
04-22
FPGA项目开发经验总结 本资源摘要信息来自一位工程师的FPGA项目开发经验总结，总结了FPGA项目开发中的一些重要经验和教训。这些经验和教训可以帮助开发者更好地理解FPGA项目开发的要点和难点，从而更好地开发和测试...
《HELLO FPGA》-项目进阶篇v2.0.zip_FPGA项目_HELLO FPGA_HelloFPGA_hellofpga
07-15
hello fpga 项目进阶篇 电子版下载
FPGA 基本语法知识点总结
07-04
适合实训大学生和对FPGA感兴趣的人群，知识点非常清晰 思维导图 模块化进行记忆 这只是对 FPGA 中 Verilog 基本语法的一个非常简要的介绍，实际应用中还有更多复杂的语法结构和规则，需要深入学习和实践。欢迎大家...
FPGA毕业实习学习记录
qq_53916653的博客
07-16 475
fpga
FPGA 学习心得体会
03-04
FPGA技术培训学习总结与实验心得 深入浅出得论述了FPGA的学习心得和体会
FPGA实习准备 fpga开发.pdf
04-22
FPGA实习准备 fpga开发.pdf
FPGA 总结
yun55564416的博客
03-02 3592
FPGA 总结 系统架构确定，下一步就是FPGA与各组成器件之间互联的问题了。通常来说，CPU和FPGA的互联接口，主要取决两个要素： （1）CPU所支持的接口。 （2）交互的业务。 通常来说，FPGA一般支持与CPU连接的数字接口，其常用的有EMIF，PCI,PCI-E,UPP,网口（MII/GMII/RGMII），DDR等接口。作为总线类接口，FPGA通常作为从设备与CPU连接，CPU作为主设备通过访问直接映射的地址对FPGA进行访问。根据是否有时钟同步，通常总线访问分为同步或异步的总线，根据C
FPGA预科实习项目总结_csdm fpga实训报告
2401_84010362的博客
04-04 584
你的支持，我的动力；祝各位前程似锦，offer不断，步步高升！！！45047797)]既有适合小白学习的零基础资料，也有适合3年以上经验的小伙伴深入学习提升的进阶课程，基本涵盖了95%以上嵌入式&物联网开发知识点，真正体系化！[外链图片转存中…(img-PJmc3s1y-1712245047797)][外链图片转存中…(img-GP54kPY6-1712245047798)]
实习心得
u010485442的专栏
05-18 828
最近在某家还算知名企业进行了短暂的实习，收获良多，现总结如下。 首先，作为一名程序员写代码就要有一定的规范，这一定要在平时的自我练习中养成。绝对不要依赖IDE来帮你完成这项任务，因为你不能保证你团队用的IDE都有这个功能。不然当你写的代码实现再强大的功能或算法，让人看到了都会有种看不下去的感觉。而且你要记住，这些代码不像你在学校搞学术研究那样，你自已看看就行，能运行出结果就行。你在公司当中，是团
实习报告
aaaaatiger--寻路
08-04 2458
                     参观企业感受汕头电信2006年7月20日，我们全班去参观了汕头电信，汕头国际海底光缆站。我深深的感觉科技的发展给人民的生活带来的巨大变化。从电信对未来发展的目标可以看到人们的通信将越来越方便，更加的智能化和多样化。在听了高工的演讲后，我终于理解了为什么企业的信息化是三分技术七分管理。在电信的日常运作中，各项工作通过网络快速完成。高科技给促进了企
每日FPGA学习总结
weixin_43394918的博客
03-29 823
FPGA学习基础知识每日总结 每日总结前言一、BCD8421码是什么？二、过程1.将十进制数转换成8421码三、总结 前言 通过对每天工作的总结保证自己可以每天都有输出，既分享了知识，也加固自己的知识，最终的目的是自己可以建立一个知识体系。有个话很好，不成体系的知识是段子。 一、BCD8421码是什么？ 我们日常生活中使用最多的是十进制，但是计算机中使用的二进制。为了解决进制之间的转换，就引入了BCD码；BCD码就是用四位二进制代码来表示一位十进制代码。他又可以划分为有权码和无权码，有权码可以判断他的大小最
FPGA毕业实习-实践项目学习记录
ffairyY的博客
07-16 520
3-8译码器，就是把3种输入状态翻译成8种输出状态，译码器是将输入的具有特定含义的二进制代码翻译成输出信号的不同组合，实现电路控制功能的逻辑电路。译码器在数字系统中应用广泛，可用于代码的转换、终端数字的显示、数据的分配等等。
FPGA入门指南：VHDL问题总结、设计技巧与项目经验提炼
本篇文章是对FPGA学习的一个全面总结，涵盖了VHDL编程中常见的问题、FPGA设计的经验以及项目实践的小结。第一部分详细解析了VHDL程序中的基础问题，包括端口类型的理解，如In、Out、Inout和Buffer的区别。Inout端口...
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值