<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[宝沐熙的博客]]></title><description><![CDATA[]]></description><link>https://blog.csdn.net/scztao</link><language>zh-cn</language><generator>https://blog.csdn.net/</generator><copyright><![CDATA[Copyright &copy; scztao]]></copyright><item><title><![CDATA[基于xilinx IP核的CORDIC仿真测试]]></title><link>https://blog.csdn.net/scztao/article/details/157019568</link><guid>https://blog.csdn.net/scztao/article/details/157019568</guid><author>scztao</author><pubDate>Fri, 16 Jan 2026 09:18:34 +0800</pubDate><description><![CDATA[本文介绍了IP核的两种主要功能：sin/cos运算和平方根运算。]]></description><category></category></item><item><title><![CDATA[解决fpga固化flash的bug：SPl flash sector ataddress 0xC88C00is locked for erase/program]]></title><link>https://blog.csdn.net/scztao/article/details/150603860</link><guid>https://blog.csdn.net/scztao/article/details/150603860</guid><author>scztao</author><pubDate>Fri, 22 Aug 2025 11:02:47 +0800</pubDate><description><![CDATA[使用vivado固化国产flash时提示：Flash Programming Unsuccessful: SPl flash sector ataddress 0xC88C00is locked for erase/program.]]></description><category></category></item><item><title><![CDATA[基于FPGA纯逻辑实现NVME SSD读写]]></title><link>https://blog.csdn.net/scztao/article/details/149634849</link><guid>https://blog.csdn.net/scztao/article/details/149634849</guid><author>scztao</author><pubDate>Fri, 25 Jul 2025 14:03:51 +0800</pubDate><description><![CDATA[使用virtex-7 fpga gen3 integrated block for pcie IP核作为主控,基于对PCIE的TLP包（接口分为RC、CC、RQ、CQ）进行处理和解析实现NVME协议，完成对NVME SSD的读写控制，读写平均速率均能达到2GB/s以上。]]></description><category></category></item><item><title><![CDATA[【带icmp功能（ping包）】基于FPGA（V7-690T）实现万兆网UDP 10G(10G-BASE-R协议)网络]]></title><link>https://blog.csdn.net/scztao/article/details/149414485</link><guid>https://blog.csdn.net/scztao/article/details/149414485</guid><author>scztao</author><pubDate>Thu, 17 Jul 2025 10:07:30 +0800</pubDate><description><![CDATA[基于V7-690T实现1x或4x的UDP网络协议，实现万兆网数据的收发及ping包功能]]></description><category></category></item><item><title><![CDATA[【废物改造，低成本DIY可调电源】功放机改造成可调电源（250W）]]></title><link>https://blog.csdn.net/scztao/article/details/149323256</link><guid>https://blog.csdn.net/scztao/article/details/149323256</guid><author>scztao</author><pubDate>Mon, 14 Jul 2025 10:42:44 +0800</pubDate><description><![CDATA[由于近期需要在家中调试，但没有可调电源，去某宝上看价格都在100多米至几百米不等；于是扫视一番家里的各自设计废品，将大学时期设计的功放机改造成可调电源使用]]></description><category></category></item><item><title><![CDATA[在大工程中，vivado生成bit偶尔功能不正常的解决办法]]></title><link>https://blog.csdn.net/scztao/article/details/148734823</link><guid>https://blog.csdn.net/scztao/article/details/148734823</guid><author>scztao</author><pubDate>Wed, 18 Jun 2025 10:59:13 +0800</pubDate><description><![CDATA[现象：vivado多次生成bit（源码内容基本不改动或改动很小），将bit下进板卡，万兆网/aurora等高速模块功能偶尔正常，偶尔不正常。这样很影响调试，最主要是影响心情。]]></description><category></category></item><item><title><![CDATA[【经典LVDS DAC输出，带自动检测MSD和MHD最佳采样点】基于FPGA的AD9736驱动说明及调试记录]]></title><link>https://blog.csdn.net/scztao/article/details/147895881</link><guid>https://blog.csdn.net/scztao/article/details/147895881</guid><author>scztao</author><pubDate>Mon, 12 May 2025 14:31:16 +0800</pubDate><description><![CDATA[AD9736是一款高性能的数模转换器（DAC），具有高采样率（1200Msps）和14位分辨率。初始化配置时，需通过寄存器设置MSD、MHD和SD值，并确保Controller Clock小于10MHz。此外，调试中还涉及Xdc约束、插值滤波器响应、原语使用以及Custom IP的配置。]]></description><category></category></item><item><title><![CDATA[基于FPGA实现UDP_10G网络协议（带icmp ping包功能）]]></title><link>https://blog.csdn.net/scztao/article/details/147590651</link><guid>https://blog.csdn.net/scztao/article/details/147590651</guid><author>scztao</author><pubDate>Mon, 28 Apr 2025 16:44:03 +0800</pubDate><description><![CDATA[源码eth_mac、eth_axis_rx、eth_axis_tx模块是完成MAC的解析以及接口转换，udp_comlete模块完成udp协议的解析，ip_deframe、icmp_echo、ip_enframe是完成icmp报文解析，以实现ping包功能。c.	tx/rx_udp_payload_axis_*接口皆以sfp_coreclk_o时钟为处理时钟。]]></description><category></category></item><item><title><![CDATA[基于S25FL256SXXX_FLASH写保护释放的步骤]]></title><link>https://blog.csdn.net/scztao/article/details/147575022</link><guid>https://blog.csdn.net/scztao/article/details/147575022</guid><author>scztao</author><pubDate>Mon, 28 Apr 2025 09:58:21 +0800</pubDate><description><![CDATA[如果只配置SR寄存器+CR寄存器，则时序图如下，VIO中设置debug _opcode[7:0] =8’h01，debug_dat_len [6:0]=0x10，debug_data[31:0]=0x0000xxxx，其中[15:8]代表SR寄存器的值，[7:0]代表CR寄存器的值；]]></description><category></category></item><item><title><![CDATA[MCS文件的构成及与BIN文件的关系+FPGA烧写固化bit的flash（MT25QL256)驱动说明]]></title><link>https://blog.csdn.net/scztao/article/details/147067379</link><guid>https://blog.csdn.net/scztao/article/details/147067379</guid><author>scztao</author><pubDate>Tue, 08 Apr 2025 14:24:01 +0800</pubDate><description><![CDATA[该文章主要是介绍MCS文件的构成及与BIN文件的关系，以及使用fpga烧写自己存bit文件的flash驱动程序说明]]></description><category></category></item><item><title><![CDATA[ADC 采样数据有毛刺/底噪高的检测方法]]></title><link>https://blog.csdn.net/scztao/article/details/147059513</link><guid>https://blog.csdn.net/scztao/article/details/147059513</guid><author>scztao</author><pubDate>Tue, 08 Apr 2025 09:38:55 +0800</pubDate><description><![CDATA[a. 一般 ADC 内部有 delay 调节寄存器，可以通过 VIO 调节其值，查看采得的数据是否有好转；b. 对于并行数据接口（LVDS/LVCMOS）的 ADC 器件，可以将信号线加入 ILA 观察，是否出现某一根数据线出现常高/常低的情况，或某些数据线呈不规律的跳变；c. 在 FPGA 内部加时钟/区域约束，包括时钟周期约束、 input/output delay 约束及区域约束；d. 使用 VIO 将 ADC 设置在“测试模式”，确定芯片或硬件是否有问题；]]></description><category></category></item><item><title><![CDATA[FPGA做LOG运算(浮点数)]]></title><link>https://blog.csdn.net/scztao/article/details/147059320</link><guid>https://blog.csdn.net/scztao/article/details/147059320</guid><author>scztao</author><pubDate>Tue, 08 Apr 2025 09:35:29 +0800</pubDate><description><![CDATA[注意：上面“浮点数转定点数”是输出既有整数也有小数部分，结果正常；如果将IP设置为只输出整数，则输出趋向于四舍五入计算，例3.4则输出3，3.51则输出4；log10(900) = 3.9542，fpga计算输出整数为3，小数输出为16’hf449,而16’h f449/(2^16) = 0.9542;log10(2) = 0.3010，fpga计算输出整数为0，小数输出为16’h4d10,而16’h4d10/(2^16) = 0.3010;]]></description><category></category></item><item><title><![CDATA[纯逻辑实现SATA gen3读写（有源码）]]></title><link>https://blog.csdn.net/scztao/article/details/146023101</link><guid>https://blog.csdn.net/scztao/article/details/146023101</guid><author>scztao</author><pubDate>Tue, 04 Mar 2025 18:28:53 +0800</pubDate><description><![CDATA[在pcie板卡的金手指飞线转为SATA 7pin的接口测试，可实现DMA读写、IDENTIFY获取等功能。有源码可直接下载使用。]]></description><category></category></item><item><title><![CDATA[基于V7-690T FPGA纯逻辑实现NVMe SSD盘的读写（不使用软核）]]></title><link>https://blog.csdn.net/scztao/article/details/145597192</link><guid>https://blog.csdn.net/scztao/article/details/145597192</guid><author>scztao</author><pubDate>Wed, 12 Feb 2025 18:15:31 +0800</pubDate><description><![CDATA[a.NVMe的Admin CQ与Admin SQ命令放在Host内存中；因此SQ的64B要用FPGA的DDR或开一个bram空间存放，同理NVME写到HOST的CQ命令也需要存放在FPGA的DDR或一个bram空间，host收到NVME传来的MSI/MSI-X中断后，去CQ存放空间取CQ指令；b.	发送identify命令后，需要发送tial doorbell通知NVME；（发送CNS01h获取4096字节的固件信息等；发送CNS02h获取1024字节的namaspace list）]]></description><category></category></item><item><title><![CDATA[Ultrascale及ultrascale+ FPGA学习整理（配置模式、DDR4走线规则等等）]]></title><link>https://blog.csdn.net/scztao/article/details/145057884</link><guid>https://blog.csdn.net/scztao/article/details/145057884</guid><author>scztao</author><pubDate>Mon, 13 Jan 2025 17:15:18 +0800</pubDate><description><![CDATA[（参考文档：ug570-ultrascale-configuration）（7系列配置参考文档：UG470）缩写备注：—全局时钟—4字节时钟，即一个bank中有4个byte lane，所以也是bank内时钟—专用字节时钟，即一个bank中有4个byte lane的每个byte lane的专用时钟—数据总线反转。]]></description><category></category></item><item><title><![CDATA[【经典LVDS输出ADC数据采集】基于FPGA的AD9652驱动源码（可复制）及说明【自动计算dco_delay方法，寻找最佳采样点，适用于任何采样率行下、任何高低温下]]]></title><link>https://blog.csdn.net/scztao/article/details/145119583</link><guid>https://blog.csdn.net/scztao/article/details/145119583</guid><author>scztao</author><pubDate>Mon, 13 Jan 2025 17:14:10 +0800</pubDate><description><![CDATA[经典LVDS输出的ADC数据采集SPI驱动源码，不包含数据处理；里面讲述了fpga自动计算dco delay从而寻找最佳采样点的方法，该方法适用于任何采样率下、任何高低温下]]></description><category></category></item><item><title><![CDATA[FPGA各时钟、时间、速率等特性整理合集]]></title><link>https://blog.csdn.net/scztao/article/details/145057490</link><guid>https://blog.csdn.net/scztao/article/details/145057490</guid><author>scztao</author><pubDate>Sat, 11 Jan 2025 16:25:07 +0800</pubDate><description><![CDATA[A）	IDELAYCTRL的参考时钟可以为200M/300M/400M，一般默认200M；当时钟为200M时，IDELAY与ODELAY的tap为1/(322B）	IDELAY与ODELAY的时钟CLK在-2等级时最大为800M；]]></description><category></category></item><item><title><![CDATA[【经典JESD204B ADC采集示例】基于FPGA的JESD204B ADC数据采集驱动源码（以AD9689为例）]]></title><link>https://blog.csdn.net/scztao/article/details/145078594</link><guid>https://blog.csdn.net/scztao/article/details/145078594</guid><author>scztao</author><pubDate>Sat, 11 Jan 2025 16:17:28 +0800</pubDate><description><![CDATA[本文章从实际JESD204B ADC芯片出发，讲述了部分和JESD204B相关的SYSREF同步、芯片抖动、线速率计算和SPI设计时注意事项；本人在此申明，文章中的源码只包含AD9689的SPI配置程序，且该程序经板卡验证。]]></description><category></category></item><item><title><![CDATA[ultrascale/ultrascale+系列FPGA SYSMON获取内部电压、温度程序及说明【源码，可复制】]]></title><link>https://blog.csdn.net/scztao/article/details/145056937</link><guid>https://blog.csdn.net/scztao/article/details/145056937</guid><author>scztao</author><pubDate>Fri, 10 Jan 2025 14:14:59 +0800</pubDate><description><![CDATA[前面出过一期【基于xilinx 7系列fpga的xadc代码，获取fpga内部温度、各电压值（包含源码和说明）】，链接：https://blog.csdn.net/scztao/article/details/132994791。这次出的是ultrascale及ultrascale+系列获取内部电压、温度程序，以前7系列的XADC程序在ultrascale及ultrascale+系列中不能使用。]]></description><category></category></item><item><title><![CDATA[Vivado与QuestaSim联合仿真]]></title><link>https://blog.csdn.net/scztao/article/details/142916782</link><guid>https://blog.csdn.net/scztao/article/details/142916782</guid><author>scztao</author><pubDate>Mon, 14 Oct 2024 14:02:18 +0800</pubDate><description><![CDATA[由于vivado自带的仿真工具仿真很慢，大工程或与GT有关的工程，要等很久才有仿真结果；因此想到联合仿真，使用第三方工具仿真，提高效率；]]></description><category></category></item></channel></rss>