高速电路中的存储器应用与设计一

1 与存储器相关的经典案例

【案例1】时序裕量不足导致存储器测试出错

某单板CPU及其存储子系统由Freescale公司的MPC8260与Micron公司的某款SDRAM构成。在对SDRAM的高强度性能测试中，发现少量读写错误。

【讨论】
由于仅有少量读写出错，可判断原理图设计、配置寄存器的设置等均正确。测量SDRAM的电源纹波与噪声，符合要求。利用示波器的余辉功能测试数据信号的时序，如下图所示。

上图为MPC8260向SDRAM写数据时，在SDRAM一侧测试得到的波形。上方波形为数据信号DQ，下方波形为时钟信号CLK。时序测量参考点分别为CLK信号的1.5V位置和DQ信号的1.5V位置。

SDRAM器件资料对时序的要求为：建立时间Tsu>1.5ns，保持时间Th>0.8ns。结合测试结果，Tsu已远远满足要求，测得TH为1.4ns，即保持时间裕量TH_MARGIN为0.6ns，同样符合器件要求。

仔细查阅SDRAM器件资料上与时序相关的描述，发现在一段注释中提到：时序参考点为1.5V，但若输入信号的边沿速率小于1V/ns，时序参考点应改为VIL(max)或VIH(min)。注释中的“输入信号”包括时钟和数据信号，测得时钟信号CLK的10%～90%边沿速率为0.88V/ns，而数据信号DQ的10%～90%边沿速率为0.82V/ns，均小于1V/ns，因此时序参考点不能选在1.5V位置，而应选用VIL(max)和VIH(min)。SDRAM的CLK和DQ信号电平均为LVTTL，根据之前章节，V IL(max)=0.8V，VIH(min)=2V。时序测试方法如下图所示。

更正时序参考点后，数据信号DQ的保持时间TH为0.85ns，保持时间裕量TH_MARGIN仅为0.05ns。考虑到测量误差以及测试时间有限等因素，0.05ns的保持时间裕量不足以满足器件长时间正常工作的要求。在改板设计中，将时钟信号的走线长度缩短，以便增大数据信号的保持时间，时序测试波形图如下图所示。

【拓展】

存储器读写出错，需着重考虑以下几个方面：原理、电源、信号质量、时序、配置寄存器。

（1）原理：

其一，考查存储器控制器与存储器是否配对。在概要设计阶段，就应基于时钟频率、接口类型、存储容量、地址空间分配等完成对存储器的选型。

其二，原理图绘制中是否出现低级错误。下文将提到，不同种类的存储器，对线序的要求并不相同。例如，ZBT SRAM，数据信号和地址信号的线序可互换；又如SDRAM，DDR SDRAM、DDR2 SDRAM，数据信号的线序可任意互换，而地址信号的线序则不能互换。在SDRAM等的应用中，如地址信号线序未对齐，则无法实现对存储器的正确配置。

（2）电源：电源部分应着重考察电源平面是否完整，电源噪声和纹波是否超标。

（3）信号质量：ZBT SRAM、SDRAM、DDR SDRAM、DDR2 SDRAM等不同类型的存储器，对匹配电路的设计有不同的要求，只有匹配电路的元器件参数、放置位置等进行正确的选择和设计，才能保证信号质量。同时，由于存储器接口一般采用并行总线，在PCB设计时，应注意避免在相邻走线的信号之间产生串扰。
（4）时序：高速电路中的存储器接口设计，对时序分析的要求很高。存储器与系统性能密切相关，存储器运行速率的提高，有助于系统性能的提高，电路设计时，存储器接口属于高速接口，随着运行速率的提高，时钟周期不断减小，时序裕量也随之减小，时序设计时的难度越来越大。因此，在高速存储器接口设计中，应加强对信号线长度的控制，以满足器件的时序要求。
（5）配置模式寄存器：在SDRAM、DDR SDRAM、DDR2 SDRAM以及DDR3 SDRAM的应用中，存储器的许多特性需通过模式寄存器进行设置。若寄存器的值设置错误，存储器将无法正常工作。

以上就高速电路设计中存储器读写出错的五个潜在原因做了简要介绍，下文在具体介绍不同类型存储器时还将对此展开详细的讨论。

2 常用存储器介绍及其应用要点

2.1 存储器概述
电路设计离不开存储器件，对一个电路系统而言，一般包含以下几种存储器：EEPROM、FLASH、SDRAM（或DDR2 SDRAM、DDR3 SDRAM等），在高性能系统中，还包括ZBT SRAM（或DDR SRAM、QDR SRAM等）。其中，EEPROM一般用于存储单板信息（如单板名称、厂家名称、单板版本号、单板序列号等）；FLASH用于存储底层驱动代码、软件代码等。SDRAM等用于大容量的缓存，ZBT SRAM等用于高吞吐率小容量的存储。
根据应用特性，将高速电路中常用的存储器分类如下图所示。

1. RAM
RAM（随机存储器，Random Access Memory）指存储内容可被快速地写入或读出，掉电后存储内容丢失的存储器。
RAM可分为SRAM（静态随机存储器，Static RAM）和DRAM（动态随机存储器，Dynamic RAM）两种。

1）SRAM
SRAM的优点是只要器件不掉电，存储内容就不丢失，无需刷新电路，工作速度快。缺点是集成度低、功耗大、价格高。SRAM的结构如下图所示。

上图是一种典型的SRAM结构，每个存储单元由六个MOS管组成，中间四个MOS管（Q2、Q3、Q3、Q3’）构成双稳态触发器，两侧的两个MOS管（Q1、Q1’）的开关状态由同一个选择信号CE控制。
数据写入时，数据信号D及其反相的信号D#分别出现在Q1和Q1’上，待选择信号CE将Q1和Q1’导通后，D和D#触发双稳态触发器，使之发生相应的翻转，并使翻转后的状态一直得到保持，直到下次数据写入事件发生。<