simplezt-CSDN博客

原创 ECO后formal failed的一种原因

不论是DC、PT还是innovus，在读入这些文件之时都会对netlist和lib做接口检查，mismatch都没法继续玩儿。FM没报什么特别的error，后面match和verify的流程也正常继续，最后报fail，就比较浪费时间。为配合数模接口修改，对网表做ECO，修改RTL和syn网表后，直接开始run formality，有failed点。failed点是ANALOG两个已删除的pin，忽然想起来，改得急，lib中的这两个pin忘记删除了！

2025-05-28 16:17:34 159

原创 library capacitance&transition

前言：因为涉及lib的generation，cap和trans定义无可避免，之前对cap、max_cap、max_trans的定义比较混乱，特别是有的是input cap有的是output cap，最近终于搞清楚了。对于input pin，只关心前级，后级的问题自己有电路可以算，因此不涉及ocap；lib开头会有default_input_pin_cap（可以理解为input cap），但不论是input pin还是output pin，都具有内部固有的cap，对前级相当于负载，是有条件定义清楚的。

2025-05-21 16:49:03 240

原创 libary timing arc

这是一个定义了基于下降沿或上升沿delay和transition的timing arc。f_itrans_ocap是template名，定义了output pin的因变量input transition和output cap。基于该二维因变量，lib列出了ADC_OUT rise/fall情况下的两个自变量delay和transition。

2025-05-12 16:48:03 567

原创用liberate生成lib

liberate中的各种命令选项相当多，搞懂还是挺花时间的，这次因为模拟内部只有vendor提供的ADC（已有现成的lib，无完整gds）和其他一些timing不敏感的功能和接口，所以我的策略就是把liberate当作一个大型脚本，生成一个只提供接口信息的lib，然后再写脚本将ADC的详细timing信息和接口信息merge到一起。问了很多做模拟的同事和朋友，似乎只有做对外模拟IP交付的人才会生成lib，对内交付时，要么频率低，不用lib，直接当异步处理，要么就数字自己来搞lib。就试了试，可以顺利跑完。

2025-05-09 16:49:37 450

原创女性IC工程师的十一年心路与行业沉思

一直以来，工作之于我，更多是找到自我价值，探索新领域，学到新技术，解决难缠的bug，这份成就感让我心驰神往。IC行业最火的那几年，我没有跳槽，而是专心积累，拓展边界，那时我还认为等一切归于平静，芯片行业需要的是真正有积累的人，那时我会找到在市场中的价值。可是这几年我慢慢发现，那些曾经的灯塔，他们兢兢业业、追求细节的各种美好，似乎并不全是职业操守，更多的是为”钱“。终于理解了”灯塔“们的心境，到了中年，首先是利弊，然后才是理想，因为在市场上，多的是被资本算计，理想往往成了软肋。你们有过和我一样的心路历程吗？

2025-04-25 17:44:37 152

原创 Crosstalk and Noise-静态时序分析圣经第六章

之前timing signoff 阶段，IP边界的出现了violation，当时IP vendor不提供netlist，后端根据抽取的lib来做STA，但lib check和flatten check肯定存在一定偏差，理解这个偏差就需要了解crosstalk、timing window等概念。找到STA圣经，第六章看完，还顺便解决了我在配合后端做STA收敛的过程中产生的很多其他疑问。比如输出sdf为什么一定要输入sdc？），sdf是否只反标真实的path？

2024-07-18 16:52:15 1625

原创 clock gating check两种类型归类

对于XOR或MUX，clock gating check不会自动推断了，STA会报no clock gating check的warning，如果用户确认需要做check，那么可以用set_clock_gating_check的命令来做约束。clock_gating_check是一种对ICG cell做timing check的约束，可以用户设置，也可由工具推断，目的是保证穿过ICG cell的clock没有glitch。下降沿触发对AND gate clock gating check的时序收敛更友好。

2024-07-15 17:27:20 2020