sdram控制器设计（五）- 读操作问题排查

实验背景
在（四）中介绍了sdram读操作的实现和仿真过程，现在介绍读操作实现过程中出现的一些问题。

实验内容
介绍sdram控制器读模块的实现和仿真验证过程中的问题。

实验步骤
在（四）中，读操作的波形图如下：

写数据正常，从sdram的sdram_dq（与读模块read_dq连接）端口读出的数据也是正确的，但是read_data上没有出现数据，放大波形如下：

当sdram_dq（与读模块的read_dq连接）上出现读出的数据时，read_data上没有出现数据。下面开始排查问题，在读模块中read_data相关的代码如下：

read_data在sys_clk的上升沿被赋值，通过波形图可以测量sdram_dq(read_dq)上数据出现的时间为5.5 ns，恰好在sys_clk时钟一个周期的内部，如下：
也就是说read_dq上的数据完美地避开了sys_clk的上升沿，所以read_data上没有出现数据。仿真过程中，sdram_clk是sys_clk直接取反得到，相位相差180°，如下：

想要read_dq上的数据被read_data正确采集到，需要调整sdram_clk的相位差。下面修改顶层文件，通过PLL IP核来产生对应的时钟信号，代码片段如下：

端口列表与sdram_read_top.v一致。
PLL IP核例化：

其中clk_shift为sdram_clk, 相位偏移设置为-30°，如下：

复位信号同步模块如下：

其他模块与sdram_read_top.v一致，不再叙述。
sdram_clk信号如下：

测试文件编写如下：

产生50MHz时钟：

例化sdram_read_top_v2模块：

例化sdram仿真模型：

仿真过程如下：

写入两个数据：

读出写入的数据：

编译无误后，设置仿真，启动仿真，打印信息如下：
重点关注read_data的波形，如下：

read_data上出现数据，因为sys_clk上升沿采集到了sdram_dq上的数据。说明调整sdram_clk的相位偏移是有必要的，且要以器件手册中的时间参数为依据，并不是随意设置的。

查看手册中读数据的波形图，如下：

重点关注读出数据Dout的数据保持时间，tOH，对于镁光的sdram，tOH如下：

tOH在不同速度等级的器件中最小值均为3 ns，对于本次仿真中的tOH值如下：

通过测量tOH值为2 ns，是不符合参数要求的，由于板子上实际使用的是winbond的sdram，查看winbond的手册，相关的波形和参数如下：


可以看到tOH也是3 ns。
笔者在这里产生了比较大的疑问，开始以为是与sdram_clk的相位相关，调整了各种相位值，波形图中的tOH依旧为2 ns，后来查看sdram仿真模型，其中有参数设置如下：

可见tOH与外部提供的sdram_clk信号的相位无关，与器件本身的特性的有关，将该参数修改为3，启动仿真，波形如下：

从波形测量得到，tOH为3 ns。至此，这个疑问告一段落。
此外，还需要关注的是，输入数据的建立时间，以及输入指令的建立时间等参数，如下：

参数描述如下：

下面测量ACITVE指令的建立时间与保持时间

在sdram_clk的相位差为-30°时，ACTIVE命令的建立时间为9.25 ns，保持时间为0.75 ns，并不符合手册中的要求，如下：

将sdram_clk相位差设置为-45°，如下：

再次启动仿真：

ACITVE保持时间为1.25 ns, 建立时间为8.75 ns,满足手册要求，此外，查看其他的建立时间和保持时间，也均满足要求。那么sdram_clk的相位到底需要具备什么样的条件才能满足器件的时间参数要求，器件能正常工作呢。
笔者有以下粗糙的分析，在sdram控制器的设计过程中，通常有一个控制时钟（这里为sys_clk）和提供给sdram器件的工作时钟（这里为sdram_clk），通常情况下指令，地址，写入的数据等信号都在sys_clk的上升沿被发送给sdram器件，sdram器件在sdram_clk上升沿采集发送过来的指令，地址，写入的数据等信号，此外还需要考虑寄存器延时，PCB走线等延时，从镁光的sdram器件手册可以得知指令，地址，写入的数据信号的最小的建立时间为1.5 ns, 最小的保持时间为0.8 ns。综合靠考虑这些时间参数后，可以确定满足要求的sdram_clk的相位偏移值。
至此sdram控制器读操作实现与仿真过程中遇到的问题描述完成，有的叙述不一定准确，望批评指正。
补充1：
那么sdram_clk的相位到底需要具备什么样的条件才能满足器件的时间参数要求，器件能正常工作呢，通过以上分析，笔者粗糙的总结一下，只考虑最理想的情况。
在sdram控制器的设计过程中，通常有一个控制时钟（这里为sys_clk）和提供给sdram器件的工作时钟（这里为sdram_clk），一般指令，地址，写入的数据信号等都在sys_clk的上升沿被发送给sdram器件，sdram器件在sdram_clk上升沿采集发送过来的指令，地址，写入的数据等信号，这里暂时不考虑寄存器延时，PCB走线等延时，从镁光的sdram器件手册可以得知指令，地址，写入的数据信号的最小的建立时间为1.5 ns, 最小的保持时间为0.8 ns。
如果sys_clk与sdram_clk均为100MHz,则sdram_clk的相位差范围可以为：-54° 到 -28.8°。