Github开源项目学习与移植
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Joey的自由世界
这个作者很懒,什么都没留下…
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Github_以太网开源项目verilog-ethernet代码阅读与移植(四)
与以太网相关的模块结构图整理如下,该图以数据流向为画图依据,有的信号和模块没有画出,并不是与实际模块一一对应,这里需要注意。在发送方向,将udp有效数据向下一层一层封装,最后通过PHY发送。在前面的系列分享中介绍了Github开源项目verilog-ethernet的基本信息以及构建工程的方法,现在开始介绍简单的移植过程与关键代码阅读,该过程不会一蹴而就,会分为多篇来介绍,会涉及以太网相关的知识。整个工程,分为pll模块,复位模块,按键消抖模块,以及fpga core模块,进入 fpga core 模块。原创 2024-09-26 21:15:59 · 516 阅读 · 0 评论 -
Github_以太网开源项目verilog-ethernet代码阅读与移植(三)
由于需要使用make,通过安装Cygwin来解决,Cygwin是许多自由软件的集合,最初由Cygnus Solutions开发,用于各种版本的Microsoft Windows上,运行UNIX类系统。这里使用vim打开,也可使用文本编辑器打开进行编辑,在文档末尾前添加如下内容,注意这里是笔者的Quartus和Vivado安装路径,需要替换为自己的。如果没有打印任何信息,说明刚才的配置是正确,并且生效的,如果有错误,需要进行重新配置,检查路径配置是否正确。将该文件中所有路径中的/eth/改为如下内容,原创 2024-09-25 20:51:54 · 324 阅读 · 0 评论 -
Github_以太网开源项目verilog-ethernet代码阅读与移植(二)
FPGA设计,以太网原创 2024-09-12 21:23:38 · 496 阅读 · 0 评论 -
Github_以太网开源项目verilog-ethernet代码阅读与移植(一)
以上为该以太网项目在各开发板上的具体实现,DE2-115为友晶的开发板,采用Cyclone E FPGA芯片,Arty为Xilinx FPGA开发板,使用A7 FPGA芯片等等。在tb文件夹下有python编写的测试文件和对应模块的顶层文件。先看一下一个基本功能模块的axis_fifo模块的仿真过程,在ubuntu中安装要求的工具,进入lib->axis->tb文件夹。返回主目录,在rtl文件夹有以太网各模块,包括udp层,ip层,mac层,mii接口,gmii接口,rgmii接口等。原创 2024-09-12 20:59:58 · 274 阅读 · 0 评论