[verilog读书笔记]5.门级建模

最新推荐文章于 2023-06-13 20:43:27 发布
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分类专栏： 数字设计 文章标签： 数字设计 HDL 模块 verilog
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一、门的类型

    1.与门(and)和或门(or)

        与门和或门都具有一个标量输出端和多个标量输入端。门的端口列表中的第一个端口必定是输出，其后为输入端口。
        

    2.缓冲门/非门

        buf/not 门具有一个标量输入和多个标量输出。端口列表最后一个端口为输入端口，其他终端连接至输出端口。
        

    3.实例数组

        在许多情况下，我们需要对某种类型的门进行多次调用，这些门实例之间的区别仅仅在于他们分别连接在不同的向量信号位上。这时候可以使用实例数组的方法。
                                             

二、门延迟

    1.上升、下降和关断延迟
  • 上升延迟：在门的输入发生变化的情况下，门的输出从0, x, z变化为1所需的时间称为上升延迟
        
  • 下降延迟：下降延迟是指门的输出从1, x, z变化为0所需的时间
         
  • 关断延迟：关断延迟是指门的输出从0, 1, x变化为高阻抗z所需的时间。
        在verilog中，如果我们只指定了一个延迟值，那么对所有类型的延迟都是用这个延迟值；如果我们指定了两个延迟值，则他们分别代表上升延迟和下降延迟，两者中的小者为关断延迟；如果未指定延迟值，那么默认延迟值为0。
       

    2.最小/典型/最大延迟

        除了上升、下降和关断延迟以外，对于每种类型的延迟还可以指定其最小值、最大值和典型值。在建立器件行为模型时要用到延迟的最小值/最大值/典型值，这是因为受到集成电路制造工艺过程的影响，真是的器件延迟总是在最大值和最小值之间的范围内变化。
  • 最小值：设计者预期逻辑门所具有的最小延迟
  • 典型值：设计者预期逻辑门所具有的典型延迟
  • 最大值：设计者预期逻辑门所具有的最大延迟
        

    3.一个例子

        
        
       




        

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FPGA基础知识-门级建模
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在Verilog中，用户除可以指定上面所述的三种类型的延迟以外,对每种类型的延迟还可以指定其最小值、最大值和典型值。用户可以在仿真-开始时就决定具体选择使用哪一种延迟值（最小值/最大值/典型值）在建立器件行为模型时要用到延迟的最小值/最大值/典型值，这是因为受到集成电路制造工艺过程的影响，真实的器件延迟总是在最大值和最小值之间的范围内变化。另外，如果值变化到不确定值x，则所需的时间可以看成是以上三种延迟值中最小的那个:在Verilog 中，用户可以使用三种不同的方法来说明门的延迟。
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