自定义博客皮肤VIP专享

*博客头图:

格式为PNG、JPG,宽度*高度大于1920*100像素,不超过2MB,主视觉建议放在右侧,请参照线上博客头图

请上传大于1920*100像素的图片!

博客底图:

图片格式为PNG、JPG,不超过1MB,可上下左右平铺至整个背景

栏目图:

图片格式为PNG、JPG,图片宽度*高度为300*38像素,不超过0.5MB

主标题颜色:

RGB颜色,例如:#AFAFAF

Hover:

RGB颜色,例如:#AFAFAF

副标题颜色:

RGB颜色,例如:#AFAFAF

自定义博客皮肤

-+

我要变强Wow

一个人,学会了一样本事,总舍不得放着不用。

  • 博客(118)
  • 资源 (20)
  • 收藏
  • 关注

原创 时序电路——DFF再理解

之前对DFF的理解有些模糊,直到有次在实践中遇到了一些问题,含糊其词的也不能解决问题,于是乎就把DFF理解透彻透彻,毕竟这可是时序电路的基本概念。

2021-05-15 07:30:13 972 1

原创 MicroPython_ESP8266_IoT——第四回 初入联网(接入了贝壳物联)

本来计划先把所有的硬件介绍完,再介绍如何介入贝壳物联的。但是那样就比较枯燥,还是先尝试接入贝壳物联,来增加ESP8266模块的可玩性。

2020-12-20 15:28:21 708 3

原创 Xilinx LVDS Output——原语调用
原力计划

根据上一篇[Xilinx LVDS Output——OSERDESE2](https://blog.csdn.net/sinat_31206523/article/details/107325880)说的内容,先例化出`OSEREDSE2`模块;

2020-07-14 20:01:24 1216 2

原创 Xilinx LVDS Output——OSERDESE2
原力计划

先这么理解`LVDS`输出,目的是将串行数据,变成时钟频率比较高的串行输出;可以拆分为两部分:1. 将串行数据的`clock`进行倍频;2. 将数据排列成倍频之后要输出的顺序;3. 接输出端口,`xdc`约束成`LVDS`输出的电平规格;

2020-07-13 21:50:22 1703 2

原创 读《一往无前》

因为指向未来,所以上下求索。

2021-09-01 23:08:17 108

原创 Modelsim中的TCL使用

这篇文章是很久之前学习Modelsim时候找到的一个[文档],在win平台上使用tcl脚本仿真流程很精简,适合初学入手,在此记录。

2021-08-09 23:42:27 21

原创 Modelsim原理图窗口——Schematic window

原理图窗口提供了设计的实现视图,不通过RTL就可以看到设计的结构,连接性,层级关系等。

2021-07-27 21:54:03 97

原创 Vivado下载mcs到板子没反应

总结一下经历过的vivado下载`mcs`或者`bin`文件到板子上,板子没有实现程序功能的原因。

2021-07-21 22:36:32 130

原创 Matlab图像转文本

在图像处理的RTL code仿真中,可能会经常用到图像,写入到`Memory`作为数据源,今天就稍微整理一下,使用Matlab将图像转换为文本,可以是二进制或者16进制的方式。

2021-07-13 22:01:14 36

原创 CRC算法的基本原理

CRC从直观上理解就是输入序列(序列长度可以是任意长度)对某个表达式求余数,或者认为就是一系列数据的求异或过程。

2021-07-08 21:25:29 49 1

原创 CRC冗余校验码简介

在数据通信中,接收端通常需要检测传输过程中是否发生差错,常用的方法包括:奇偶校验(Parity Check)、校验和(Check Sum)和CRC(Cyclic Redundancy Check)等。

2021-06-30 21:48:39 41 1

原创 task——Verilog的任务

这一次,记录使用`task`任务的功能。

2021-06-27 09:55:40 100

原创 python 连接CS2000

记录CS2000设备使用串口连接以及相关控制。

2021-06-14 12:21:24 64

原创 Modelsim设置默认窗口排版

本人使用Modelsim的大多数情况,是从Vivado或Quartus II软件中联合调用的。如果使用默认的窗口排版,整个窗口显示会比较凌乱,轻微强迫症的我每次打开,可能首要的就是把常用的`Project`, `Transcript`, `Wave` 窗口先进行布局,看着舒服了,再进行仿真。

2021-06-14 10:34:44 173

原创 触发器的动态特性

触发器的动态特性反映其对输入逻辑信号和时钟之间的时间要求,以及输出对时钟信号响应的延迟时间。下面以前述上升沿触发的D触发器为例进行说明。

2021-05-16 16:18:20 147

原创 Xilinx BUFGMUX使用注意事项

最近使用Xilinx FPGA的时候,需要用到一个外部时钟和一个`PLL`产生的时钟,可以通过外部`SWICH`进行时钟的切换,觉得这种方式可以通过原语例化完成。

2021-05-09 17:59:21 461

原创 Adobe Arcobat Reader设置记忆单页滚动

从首选项里面设置之后,每次使用就不需要再从上方工具栏调整了,也不用担心工具栏默认打开了。

2021-04-25 23:45:56 67

原创 Verilog 语法小结

Verilog 语法小结下面的内容是常用的Verilog语法小结。数据类型语法小结wire型数据通常用assign关键字进行赋值。wire只能被assign连续赋值,reg只能在initial和always中赋值。input端口只能定义成wire型。如果端口没有声明,则默认是wire线网型,且输入端口只能是wire线网型。reg是寄存器数据类型的关键字。寄存器是数据存储单元的抽象,通过赋值语句可以改变寄存器存储的值,相当于改变触发器存储的值。reg型常用来表示always模块内的指定信号,代表触发

2021-04-13 21:20:21 48

原创 Verilog 不同版本的差异

下图是`Verilog`各个阶段的关键字列表。通过这个列表,应当体会到为什么添加这些额外的关键字,以及背后隐藏的出发点。

2021-04-08 21:41:22 228

原创 Verilog——JTAG标准的状态机实现

JTAG作为一项国际标准测试协议(IEEE1149.1兼容),主要用于芯片内部测试和调试。

2021-04-07 20:31:06 692

原创 学会用Git——使用gitignore管理文件同步与否

在官方的`Git`手册中找到了`gitignore`的相关介绍,[这里是连接](https://git-scm.com/docs/gitignore)。文中内容介绍的非常详细,这里摘录一部分作为参考。

2021-04-01 23:07:25 43

原创 史上最全Modelsim键盘快捷键和鼠标操作——官网文档翻译

使用Modelsim查看波形,大多数的操作是键盘和鼠标配合,通过熟悉快捷键操作可以帮助提操作效率。

2021-03-20 11:34:01 494

原创 Verilog状态机转换条件要在一个时钟域

Verilog状态机设计时候,状态转换条件务必在一个时钟域,可以通过**两级D触发器**的形式进行跨时钟与的转换。

2021-03-18 21:47:11 97

原创 pyinstaller 报错NotADirectoryError:[WinError 267]目录无效

最近使用`pyinstaller`打包脚本为windows应用程序,打包期间未报错;双击执行可执行文件的时候出现如下报错:

2021-03-17 20:48:58 808 1

原创 学会用Git——分支

依据Git使用手册第三节关于分支的内容,使用如下:新建`new分支`的文件与`master分支`的文件操作有如下3中关系;

2021-03-09 19:32:17 30

原创 读《月亮与六便士》

(2017豆瓣阅读桂冠译本!2018Kindle销量桂冠!认准作家榜经典文库,拒绝山寨跟风书) (大星作家榜经典文库)

2021-02-27 12:54:41 279 1

原创 读《鳗鱼的旅行》

非常神秘的生物,从出生到死亡,定下了目标就一直跟随。

2021-02-27 12:50:00 205

原创 vivado联合modelsim仿真——脚本操作编译,仿真及保存波形

本文内容均来自个人使用经验,希望可以帮助大家通过脚本节省相关操作的时间,记录在此做分享交流。

2021-01-31 15:43:43 395

原创 vivado联合modelsim报错:vsim-19 Failed to access library ‘unisims_ver‘ at ‘unisims_ver‘

又遇到新的联合仿真报错啦!

2021-01-31 12:06:59 794

原创 读《中国经济2021》

(中国经济安全岛权重上升,谁将率先问鼎复式时代?聚焦中国经济热点难点,指明如何在变局中开新局)

2021-01-27 22:05:43 5364

原创 MicroPython_ESP8266_IoT——(工具篇)Pycharm + Micropython

前几天在Github上闲逛,发现有大神release了一款Micropython的插件,可以在Pycharm上使用该插件,进行ESP8266的开发,功能涵盖`REPL`和`Files Download`。经过一番使用,觉得非常赞,那就分享给大家,希望可以提高大家的开发效率。

2021-01-16 14:40:56 552

原创 摘录《事实》汉斯·罗斯林

是不是很想知道书中反复提到的测试题,一共13道题,如果感兴趣,不妨来测试一下:www.gapminder.org/test/2017。

2021-01-12 22:44:07 422

原创 MicroPython_ESP8266_IoT——第五回 网页配置(局域网连接WiFi)

此模块提供网络连接的驱动,以及路由配置。配置网络后,可以通过`usocket`模块获取网络服务。使用起来非常方便,官网教程中也给了例子。

2021-01-10 15:43:36 481

原创 Xilinx FIFO Generator 需要注意BRAMs的资源消耗

使用FIFO的时候需要注意**数据位宽,与数据深度,对占用的BRAM资源大小的影响**,要避免设计超出FPGA的BRAM资源。

2020-12-29 22:42:51 515

原创 MicroPython_ESP8266_IoT——第三回 纸上得来(学习手册知识点)

已经会使用UART prompt进行MicroPython在ESP8266模块上的使用了,即将解锁众多玩法。本系列是想通过ESP8266做IoT设备,就先来挖掘“物”的使用,学习ESP8266模块配合MicroPython常用的外设驱动。

2020-12-20 14:42:36 94

原创 MicroPython_ESP8266_IoT——第二回 致敬点灯(一切从点灯开始)

第二回的内容比较重要,虽然是简单的点灯,但可以将整个烧录流程,REPL prompt方式熟悉。

2020-12-20 12:31:45 398 2

原创 MicroPython_ESP8266_IoT——第一回 新手上路(开始之前要准备)

本系列涉及到使用的软件和硬件并不像以前那样繁琐、复杂。如果之前有这方面的了解,初学过Python或者用过80C51或STM32系列的MCU,那么这一回的内容就跟吃馍沾酱豆一样简单了。

2020-12-20 12:07:22 255 1

原创 FPGA的相关设计规则

成功的项目设计通常都会要通过一定的设计规则检查。对于FPGA项目设计而言,如果能够顺利通过相关的设计规则,并确认无误,则所设计的过程可以认为是完全正确的,FPGA所运行的结果与项目设计目标完全一致。

2020-11-30 22:37:18 136

原创 Verilog HDL语法(二)

记录Verilg HDL 的常规基本语法。

2020-11-15 16:34:17 199

原创 Verilog设计之状态编码

时序机需要多个触发器来表示状态,还需给每一个状态分配唯一的二进制码。状态编码决定了保存状态所需要的触发器数量,它会影响状态机的下一状态和输出组合逻辑的复杂程度。

2020-11-15 14:16:36 277

Digitial_Diagram_Demo.xlsx

有时候需要画处数字波形时序图,方便学习或调试的时候使用。 从网上了解到了集中画波形时序位图的方法,有使用Excel的,有使用Viso的,还有使用TimeGen的,还有使用TimingAnalyzer的。 这么这次就先来尝试一下Excel吧。

2020-03-01

time_gen_demo.zip

上一期,我们介绍了[使用Excel来画数字波形](https://blog.csdn.net/sinat_31206523/article/details/104595397),有些人可能觉得不够专业哈,的确是的。有时候还是要选择专业一点的工具,可以画比较繁琐的波形。 这么,这次就来介绍使用TimeGen软件画波形的方法。

2020-03-02

Micropython官方使用手册

这个是Micropython官网的文档,但内部有一些本人使用之后的标记,可以供学习使用,如果需要最新版本的,还是建议官网下载。

2019-04-23

Cyclone V 器件数据表

表征Cyclone V器件的电气特性;开关特性;配置规范;I/O时序;术语等;可以帮助用户对器件进行全面的了解。

2018-10-09

Phase-Locked Loop Reconfiguration (ALTPLL_RECONFIG) IP Core

来自于官方的PLL重配使用手册,里面有详细的介绍,放在这里,供交流之前需要很多积分,现在改为1积分;

2019-02-02

树莓派安装系统及putty工具包

树莓派安装系统及putty工具包,跟随第一篇博文的资源,仅供学习。修改积分为1积分,这样可以更多人下载使用。

2017-11-02

SD Formatter 4.0 中文版

SD Formatter 在我的树莓派做系统的时候用俩格式化SD卡,仅供学习交流,支持正版。修改积分为1积分

2017-11-02

DesignCompilerUserGuideVersionH-2013.03

Design+Compiler+User+Guide+Version+H-2013.03,可供初学者慢慢研究,也可供有兴趣的学者细心研究,收藏。

2017-09-27

ug472_7Series_Clocking_Resources.pdf

ug472_7Series_Clocking_Resources描述了K7系列的时钟资源情况,包含常用的时钟buf原语及对应原理图介绍;

2021-05-09

Verilog GSR GTS Simulation Methodology.pdf

Verilog GSR/GTS Simulation Methodology–Changes in the Alliance Series 2.1i Software

2021-04-08

Altera Phase-Locked Loop (Altera PLL) IP Core User Guide

从官方网站下载的Altera_PLL的使用说明,包含IP的参数配置等,文件在官网下载的比较麻烦,所以存在这里一份,供交流。

2019-02-02

UC包含安装方法以及UE

该资源包含比较软件UC,使用起来非常方便,可以比较文件,文本甚至文件夹内部的差异。该资源仅用于使用交流,相互学习。

2019-03-28

AtomSetup.exe

这是AtomSetup文件,直接解压后运行即可,因为有时候进Atom官网,可能会因为一些原因进不去,所以把之前版本的软件打包下来,安装使用。

2018-09-12

CH340驱动(USB转串口驱动)_XP_WIN7共用.rar

这个是CH340的驱动,方便看我的博文的进行资源下载,直接安装就可以使用,不需要进行额外的配置,用了都说好。

2019-05-14

func_test_0601.7z

文章 function—— Verilog的函数,https://blog.csdn.net/sinat_31206523/article/details/106505878 的附件

2020-06-02

Win7图片查看器.reg

这里面有些代码,可以打开注册表,在Win10系统中,使用Win7的图片查看器软件;个人认为Win7的图片查看器是非常好用的,所以,在网上找到了方法,同时生成了这个.reg,在这里做备份;

2020-03-12

matlab教程(新手版)_chinese

此版本为matlab简单教学,内分章节为九章,内容详细全面,且附有习题练习,对于初学者友好,上手快。

2018-04-19

fulladd.7z

个人博客文章关于Testbench的知识(内含例程)的附件资料,有源码和仿真文件,在modelsim SE-64 10.6e上使用正常。随博客分享。

2020-03-07

Modelsim使用教程

主要为ModelSim仿真工具的使用方法,从开始创建工程到后期对相应testbench的仿真介绍,非常基础使用。分享仅供学习交流。

2017-10-23

笨办法学 Python(第四版)

笨办法学 Python(第四版),内容为第四版中文版,初学者可以根据此文档来进行学习,对python2或python3的使用都有介绍。

2017-09-29

空空如也

空空如也

TA创建的收藏夹 TA关注的收藏夹

TA关注的人 TA的粉丝

提示
确定要删除当前文章?
取消 删除