我要变强Wow

在多时钟设计中，需要在时钟域交叉（Clock Domain Crossing，CDC）边界处仔细构造重要的设计考虑因素。本文详细介绍了一些最新的策略和众所周知的最佳方法，以解决跨CDC边界传递一个或多个信号的问题。文中包括了与CDC验证相关的技术，以及一个有趣的2深FIFO设计，用于在时钟域之间传递多个控制信号。尽管本文描述的设计方法通常可以使用任何硬件描述语言（HDL）实现，但示例使用的是高效的SystemVerilog技术。跨时钟域（CDC）错误可能导致严重的设计故障。

标准延迟格式 (Standard Delay Format, SDF) 是一种用于集成电路设计中时序数据交换的文件格式。SDF 3.0 版本相较于 SDF 2.1 版本有许多重要的改进和变化，这些改动旨在提高时序分析的准确性和文件的可读性。

这篇文章《Have Your Cake And Eat It Too: How To Optimize For Area AND Timing》由Robert B. Wiegand撰写，主要探讨了在集成电路设计中如何同时实现面积优化和时序收敛的目标。

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突发奇想，试一试上运行蜂鸟RISC-V的仿真。

DC流程的工程目录需要重新整理。

大抵是因为缘，妙不可言地就有了这么一块儿新一代AI开发板，乐于接触新鲜玩意儿的小火苗噌一下就燃了起来。还没等拿到硬件，就已经开始在上查阅起资料，急切的等待着。

From若Waveform中有X态，鼠标右键会有Trace X的选项；

在调试包含定义宏的设计时，在宏引用上下文中查看宏定义通常会很有帮助。

如何dump信号的驱动强度

深入理解FPGA内部寄存器的上电初始值是如何确定的。

2021年9月29号提车，经过两个月的上下班通勤，对Model Y标准续航版本进行实际续航记录。符合个人日常使用习惯，仅供参考。

因为指向未来，所以上下求索。

这篇文章是很久之前学习Modelsim时候找到的一个[文档]，在win平台上使用tcl脚本仿真流程很精简，适合初学入手，在此记录。

原理图窗口提供了设计的实现视图，不通过RTL就可以看到设计的结构，连接性，层级关系等。

总结一下经历过的vivado下载`mcs`或者`bin`文件到板子上，板子没有实现程序功能的原因。

在图像处理的RTL code仿真中，可能会经常用到图像，写入到`Memory`作为数据源，今天就稍微整理一下，使用Matlab将图像转换为文本，可以是二进制或者16进制的方式。