【芯片设计- RTL 数字逻辑设计入门 11 -- 移位运算与乘法】

已于 2024-04-06 12:31:55 修改
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分类专栏： # 芯片设计 RTL 数字逻辑设计扫盲 文章标签： fpga开发 移位运算与乘法 FPGA
于 2024-02-06 21:26:31 首次发布
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移位运算与乘法

已知d为一个8位数，请在每个时钟周期分别输出该数乘1/3/7/8,并输出一个信号通知此时刻输入的d有效（d给出的信号的上升沿表示写入有效）
在这里插入图片描述
在这里插入图片描述
可以看到输入D 的波形在为6的地方比较特殊，从波形上可以看到它只持续了一个时钟周期，但是out 在乘1/3/7/8的时候都是使用这个6，而且根本没有用到d上的128，下一个信号直接是129的4次运算。所以不能根据D的实时变化来计算out的实时变化。

所以在第一个input_grant的时候需要对输入信号进行寄存，寄存持续4个时钟周期都

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已知d为一个8位数，请在每个时钟周期分别输出该数乘1/3/7/8,并输出一个信号通知此时刻输入的d有效（d给出的信号的上升沿表示写入有效）这样可以确保模块的行为在设计阶段被固定，并且在不同的实例化中保持一致。这些常量在编译时确定，可以在模块实例化时进行重写，从而提供了设计的可配置性和灵活性。模块时，你可以接受这个默认值，也可以提供一个新的值来重写它。定义了一个局部常数，这个常数不能在模块实例化时被重写，用于内部模块展开或计算，而不打算作为模块的配置接口。关键字，用于定义不可更改的局部常量。
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