ssjy_的博客

1）实现计费功能，计费标准为：按行驶里程计费，起步价为7.0元，并在车行3km后按2元/km计费，当计费器达到或超过20元时，每千米加收50%的车费，车停止不计费。（1）将比特流文件下载后，拨动k1再拨动k2，计数器开始计数，即开始计费，数码管高四位会显示出当前的里程数，低四位显示对应的费用。（3）拨动k1，数器停止计数，即停止计费。通过实验，使学生能够用上面所设计的各种电路，组合成一个小的系统，掌握复杂电路的设计方法。（2）再次拨动k2，计数器暂停技术，即暂停计费，再次拨动k2，计数器继续计数。

用1Hz 的信号触发秒加 1，秒到 60 则归零重加，同时让分加 1，分加到 60 归零重加，并让小时加 1，小时加到 24 归零重加。2) 拨动 SW19~16 为 0010（即 2），SW15~12 为 0000（即 0），SW11~8 为 0001（即 1），SW7~4 为 0111（即 7）；3) 拨动 SW2 为 1（打开数码管显示），拨动 SW1~0 为 00，RLD7~4 为 0111，数码管。（2）通过实验，使学生能够用上面所设计的各种电路，组合成一个小的系统，掌握复杂电路的设计方法。

信号对应如下：输入 hex[3]-hex[0]对应 SW[3]-SW[0]， 表明输入的 4 位二进制数，输出 segs[6]-segs[0]分别对应数码管的 CA,CB,CC,CD,CE,CF,CG 段，输入 en 接 SW23, 输出 an 接板上数码管使能引脚 A0，an 始终等于 en 来控制第一个数 码管的显示和不显示。（1）使用 Verilog HDL 实现一个 3 位的模8加1（或减 1 ）计数器 triled，要求每 1 秒加一次（或减一次） 1 （利用 2.7.1节的分频器）；

（4）使用 Verilog HDL 实现一个分频器 clock_div，输入的是系统提供的 100MHz 频率，输出的是 1Hz 频率，占空比是 1:2，（实际上可以用一个加 1 计数器来实现降频，输入的是一个 100MHz 频率的方波，对这 个方波计数 1 亿次刚好到 1 秒（1Hz）,题目要求输出频率占空比是 1:2，也就是这个 1Hz 的 方波高电平和低电平各 500ms，可以采用计数到中间值的时候输出电平翻转。（1）1） 拨动 SW1~0 为 01，按下 P4 按钮，GLD1~0 为 01；

第一步：选择年份，选择你所下载的文献的年份跨度，第二步选择你要跑什么类型的图。（后边的一些文献耦合什么的需要英文文献才可以出图，中文文献不能出共被引，比如知网文献就出不了）第二步：每个按钮就是英文意思，选中什么就可以画出什么样的图，一般比较常见的呢，就是author，keyword等。如果你要画横着的时间线的图谱呢，你就点工具栏最右边的那个按钮，就是三个与圆圈的那个。（2）选中所需要的文章，点击导出与分析，点击Refworks。这个可以修改图像的线条，图标，颜色什么的，自己点着试试就知道。

拨动 SW15~8 为 00001110（14），拨动 SW7~0 为 00001011（11）， GLD7~0 变为 00011001（即和为 25）；2） 随意拨动 SW7~4，GLD2~0 输出为 011 保持为 011 不变，说明 X7~4 的优先级比 X3 低，当 X3 请求有效时会被屏蔽；2） 拨动 SW23 为 0，重复 1）中操作，该过程中 GLD7~0 保持为 11111111；（3） 1） 拨动 SW3 为 1，其余开关均为 0，GLD2~0 输出为 011；

（2）依次拨动 SW4、SW0（即 B1、A1）为 00、01、10 和 11，只有当 A1、B1 同时为 1 时，GLD0 熄灭（为 0），其他情况 GLD0 都点亮（为 1），这与与非运算的结果相 一致；拨动 SW23 为 0（STROBEN 有效），拨动 SW22~SW20 依次为 000、001、010、011 （依次选择第 0、1、2、3 位）。（3） 将 SW0 拨上（1）、SW1 拨下（0），将 SW23 拨下（0），GLD0 点亮，说明此时对 应 SW0 的值；（见2.1.2）（选）

（1）以一个简单的 24 位拨码开关的读和 24 位 LED 灯的输出电路为例， 利用 Verilog HDL语言，在 Vivado 中创建简单的 24 位拨码开关的输入和 24 位 LED 灯的输出电路会将设计下载到 Minisys 实验平台。熟悉 Vivado 的开发环境及开发流程，掌握 Vivado 中 Verilog HDL 文本输入设计方法， 包括仿真、综合、实现与下载。将比特流文件下到板上后，随意拨动拨码开关，可以发现当相应的开关被拨上、拨下后， 其对应的 LED 灯被点亮、熄灭。