Edc(2)

输入口：input
输出口：output
双向总线端口：inout
内部连接线：wire
and #2 u1(a,b)
“其中#2表示输出延迟为2个单位时间”
always既可用于描述组合逻辑也可描述时序逻辑
x表示不定值 z表示高阻值  <位宽><进制><数值>
parameter参数型

网络数据类型：wire tri 用于连接器件单元 输入、输出信号默认为wire型
reg型：寄存器数据类型 在always模块内被赋值的每一个信号都必须定义成reg型
位拼接运算符
缩减运算符：单操作数->1位的二进制数

非阻塞赋值方式与阻塞赋值方式的区别

posedge上升沿 negedge下降沿
initial块：仿真开始时对各变量进行初始化，无需时间；生成激励波形作为电路的测试仿真信号。
always块：仿真过程中不断活动。