sxy121835的博客

Xilinx 7系列包括四个FPGA系列：Spartan系列是密度最低，成本最低的入门产品；Artix系列针对成本敏感的应用进行了优化；Kintex系列具有最佳的性价比；Vertex系列拥有最高的性能和容量。本篇文章是对7系列时钟资源的一个简单介绍。7系列时钟资源通过全局时钟和区域时钟提供不同的时钟需求，CMT提供时钟频率合成、倾斜矫正、和过滤抖动等功能。名词解释：Clock Region :区域时钟Clock Backbone:全局时钟线主干道HROW:水平时钟线CMT：时钟管理单

所谓PWM波(Pulse Width Modulation)，即脉冲宽度调制，也就是占空比可变的脉冲波形。它利用微处理器输出PWM信号，即用输出的高低电平的变化情况，实现对模拟电路控制的一种非常有效的计数，广泛应用于测量、通信、功率控制等领域。如图一输入的时钟为系统时钟，后边的周期信号计数器主要有两个作用：作用一、形成一个周期计数器，从零开始计数，每计数到固定值Cycle就置为零并重新开始计数，形成如图所示的锯齿波，该锯齿波的周期为一个固定值。作用二、设置一个计数值如Cnt，把计数器从.

有时候我们需要用按键去控制一些东西，实质上就是为了获得一个实时变化的高低电平。然而由于按键抖动等干扰，我们并不能获得一个实时变化的电平，如果不去考虑抖动干扰的影响，测得的电平可能与想要的值相反，或者极不稳定。例如在蜂鸣器的使用中，如果我们想要的是按键按下后持续的响声，但由于按键抖动的影响，可能会产生断断续续或者难以控制的刺耳噪音。所以为了消除以上等影响，我们需要进行按键消抖。如上图所示，在按键按下时候，可能并不是立即由高电平转换为低电平，可能有5~10ms左右的抖动时间。所以为了消除抖动，我..

一、阻塞赋值阻塞赋值"="，顾名思义即一条阻塞赋值的语句如果没有执行结束，则会导致后边的语句不能执行，用赋值表达式右边的值去更新左边表达式的值，有一种顺序执行的意思。always @(posedge clk or negedge rst_n)begin if(!rst_n)begin a = 1; b = 2; c = 3; end else begin a = 0;

在fpga的编程中，有好多的代码虽然在具体应用上各具特色，但在其结构上或许有着许多共通之处。比如下面的这段定时计数的结构。always @(posedge sys_clk or negedge sys_rst_n)begin if(!sys_rst_n) timer_cnt <= 1'b0; timer_done <= 1'b0; end else begin if(timer_cnt == 10'd1_000)b

三段式状态机

FPGA边沿抓取

① 设计输入（.v文件）⬇②RTL仿真 （.tb文件）功能仿真⬇③分析（语法检查、原理图）⬇④综合（将RTL设计转变为由FPGA器件中的查找表LUT和触发器FF等各种底层电路所组成的网表）⬇⑤时序仿真（查看时序是否符合要求）⬇⑥约束输入（.xdc文件 布局布线）⬇⑦设计实现（无报红）⬇⑧下载比特流...