数字电路的亚稳态问题

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• 亚稳态问题是数字电路中很重要的问题，因为现实世界是一个异步的世界，所以亚稳态是无法避免的，并且亚稳态应该也是面试常考的考点。
• 时序电路将触发器和锁存器当作存储元件，但是这两种器件都受制于一个称为亚稳定性的状态。

亚稳态的原因：

如果锁存器的一个输入脉冲太窄，或两个输入同时有效，或两个输入间隔过小，那么锁存器可能进入亚稳态。
而如果数据在使能输入沿的周围不稳定，DFF也会进入亚稳态。（这个不稳定就是在Tsu和Th内信号不稳定，或者是复位）

何时会发生亚稳态：

因为存储器件很容易进入亚稳态，所以设计时应该考虑使由于亚稳态导致的系统混乱的信号影响最小。
许多想要以同步方式执行的物理系统都具有异步输入信号，而异步信号时间不可控，所以极易出现亚稳态的情况。

• 那么何为异步信号？
• 异步信号就是不能由时钟控制，或者如果它是由不同域中的时钟同步的。

亚稳态危害：

• 因为亚稳态时不确定是0还是1，所以信号会在0，1之间震荡，就会逻辑混乱。而在复位电路中产生亚稳态会使复位失败。

一般同步信号下不会出现亚稳态，亚稳态一般出现在异步信号和跨时钟域的情况下。
1） 在跨时钟域的情况下，由于两端的时钟相移未知，所以在源寄存器发出的信号可能在任何情况下到目标寄存器，无法确定满足Tsu和Th的要求。
2） 异步信号的输入也是同理，不确定信号在什么时候到达。

异步复位的亚稳态

恢复时间（T recovery）：

指的的异步信号发生时离下一个clk之间的最短时间，如果异步信号的有效沿在恢复时间内就没有留给寄存器足够的时间去恢复正常，就会出现亚稳态。

去除时间（T removal）：

指的是当前clk过去变无效的时间，如果异步信号发生在去除时间内，就会无法屏蔽这个clk，可能这个时钟仍会起作用，没有达到复位的效果，这也是亚稳态。

• 这些情况都指的是异步信号能够直接改变寄存器的情况。

同步复位的亚稳态

大部分资料表明同步复位电路不会发生亚稳态，其实同步电路也会发生，只是几率小于异步电路。

例如这个电路，din为1时，如果rst无效沿在Tsu和Th内，依旧会产生亚稳态的情况。

• 所以说有异步信号的电路都有亚稳态发生的机率。

亚稳态发生概率

• 亚稳态发生情况都是同步信号不满足set-time,hold-time或者异步信号不满足恢复和移除时间。
• 概率=（set-time + hold-time）/周期

• 可以看出随着频率变高，亚稳态的概率会随之变大。
  
  所以可以通过减小频率，或者使用更好工艺的FPGA来减小Ts和Th。
  

因为实验表明带异步输入的电路故障修复的平均时间与退出亚稳态条件所用的时间成指数关系，所以依靠同步装置创建一个用于从亚稳态条件恢复到正常的缓冲器，可以大大减少电路故障可能性。

一直看到资料说一级寄存器产生亚稳态后，两级就90%没有亚稳态，三级就99%没有，一直没搞懂为什么，现在仔细梳理一下。

因为第一级产生亚稳态后，通过Tmet（决断时间）后会稳定成一个值，但是也有可能Tmet过长，产生第二级的亚稳态。

亚稳态振荡时间Tmet

亚稳态震荡时间Tmet关系到后级寄存器的采集稳定问题，Tmet影响因素包括：器件的生产工艺、温度、环境以及寄存器采集到亚稳态离稳定态的时刻等。甚至某些特定条件，如干扰、辐射等都会造成Tmet增长。

常用的消除亚稳态的三种办法

1） 对异步信号进行同步处理
2） 采用FIFO对跨时钟域数据通信进行缓冲处理
3） 对复位电路采用异步复位，同步释放处理

• 具体的三种方法如何实现，以及为何可以消除亚稳态，到下一篇博客在写。

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