chiplogic-网表提取-（3）连线和画笔操作 chiplogic-网表提取-连线和画笔操作基于芯愿景公司研发的集成电路自动化分析再设计系统。反向设计流程包括（1）芯片图像的拼接和对准、（2）版图和网表的提取、（3）逻辑功能分析、（4）版图再设计本篇文章主要记录基于Chiplogic Analyze软件的划线操作，以及画笔使用技巧。...
synopsys full_case parallel_case、casez、casex、One-hot FSM的使用 先说结论：① //synopsys full_case parallel_case在工作中非常不可控！在标准代码规范中，只能被应用于One-hot FSM的case语句。② 如果你想将该语句应用于其他的case语句，你需要非常清楚的知道综合器会将你的代码综合成什么。在通常情况下，将case语句default描述完整，不会需要用到这种指令语句。③ 尽量不在可综合的代码中使用casex、casez语句。1、casex和casezcasez是指对item中的高组态不关心，即忽略含有高阻态位"?“的比较。
Verilog关于signed、有符号数、算数移位、$signed()的使用 Verilog2001关于有符号数 signed 以及$signed()、$signed();的理解1、signed可以和reg和wire联合使用，用于定义有符号数。在代码中使用负的十进制数赋值给有符号数，在电路中是按该数值的补码形式存储的。如下：wire signed a;assign a = -8'd1;使用display显示a的二进制=11111111，十进制= -1，如下：$display("signed a =%b=%d",a,a); //signed a =11111111=
chiplogic-网表提取-（2）二极管三极管电阻器件插入 chiplogic-网表提取-二极管、三极管、电阻等器件的插入基于芯愿景公司研发的集成电路自动化分析再设计系统。反向设计流程包括（1）芯片图像的拼接和对准、（2）版图和网表的提取、（3）逻辑功能分析、（4）版图再设计本篇文章主要记录基于Chiplogic Analyze软件的模拟电路网表提取流程中的插入二极管、三极管、电阻等器件及注意事项。1、添加电阻（1）常见的制作电阻的材料是...
chiplogic-网表提取-（1）MOS器件插入 基于芯愿景公司研发的集成电路自动化分析再设计系统。反向设计流程包括（1）芯片图像的拼接和对准、（2）版图和网表的提取、（3）逻辑功能分析、（4）版图再设计本篇文章主要介绍基于Chiplogic Analyze软件的模拟电路网表提取流程中的插入MOS器件及注意事项。1、创建工作区，点击“工程"→“创建工作区”，输入名称，点击“确定”。选择引线层数，一定要正确输入该芯片的引线层数，引...
使用ultraISO 制作多种系统的启动U盘和文件U盘 有时给老师同学朋友装系统会因不同的系统需求需要多个U盘启动盘，或者每次重新制作相应系统的启动盘。该教程是将一个U盘作成可装多种系统的启动盘，还可分出区域存放文件。（1）分区，将u盘分成多个盘，本例分出4个：分区1win7，分区2win10，分区3ubantu，分区4文件存放。注意分区大小需要大于ISO镜像大小。分区工具可使用diskgenuine或者系统自带软件，diskgenuine分区...
解决win10睡眠后变卡的问题 win10睡眠后再开启，电脑变得异常卡，请检查是否满足以下情况：（1）将光驱位置换成了机械硬盘。（2）将原来机械硬盘位置换成了固态硬盘。如果满足上诉条件，则可以使用下面解决方式：原因是win10在系统睡眠后会自动关闭机械硬盘，而再次启动电脑后由于驱动原因，并不会自动接通光驱位置的电源，因此会造成光驱位置的机械硬盘运作不正常，从而卡顿。从网络上搜索到了一款工具，可以自动关闭硬盘APM，但是...
FPGA ——LCD12864 _verilog程序 1、LCD12864 是一种单片机常用显示屏，按照其字库共可显示16*4个英文字母 或者 8*4个汉字，按数据传输方式具有很多分类。以下为较为常见的8数据线接口的显示教程。2、其工作原理是通过驱动RW，RS，E 、8位数据口 来写命令和写数据。在 RW表读“1”、写“0”操作。本次只进行读操作，故RW设为“0”。 E为使能端：高电平写入，故可与clock时钟相同。 RS在写入数...
FPGA——可调时时钟设计（verilog） 可调时时钟 verilog模块1、该设计的主要点在于调整信号的产生，即按键的处理。在100khz的时钟下，产生按键前后的变化信号，此方法可代替检测按键边沿信号并消抖的模式。//-------------------------生成调整信号----------------------------- wire hour_adj ; wire sec_adj ; wire m
FPGA——数码管动态扫描（verilog） 数码管动态扫描原理——FPGA代码1、动态扫描是利用人眼视觉滞留的特点，点亮某一位后，在人眼反应之前，进行下一位的显示，故而出现重影现象。而人的视觉暂留时间大约在1/24秒左右，所以应该保持24帧以上才会保持连续而不会出现闪烁，通俗来讲，应该在一秒内至少扫描24次。也就是每次扫描时间至少小于40ms 。 2、注意数码管的响应时间，一般为纳秒级，故扫描时间也不能太短。 3、本例使用四段数码管，50
串口通讯 IM1281 例程为基于IM1281单向互感计量模块，关于 Modbus-RTU通讯规约简要理解。1、通讯规约应注意校检码正确配置，否则所发送数据 无法被外设接收：(1) 预置一个 16 位寄存器为 0FFFFH（全 1），称之为 CRC 寄存器。 (2) 把数据帧中的第一个字节的 8 位与 CRC 寄存器中的低字节进行异或运算，结果存回 CRC 寄存器。 (3) 将 CRC 寄存器向右移一位，最高位填以
Linux下载 安装cadenceIC617 注：本教程需要一定的linux基础，由于各个系统配置不同，教程中大部分没有直接给出具体命令，本教程基于centos7，其他版本仅供参考，所有操作在root下进行（新手慎重）。一.准备工作1.下载，链接:https://pan.baidu.com/s/1O89UtzCT5jDgXhcvacXJYQ 密码:etg3 （此安装包仅供学习使用，如链接失效请联系博主更新） 2.解压下图中的I...
linux centos7下简单安装 7-zip 基于目前最新版本16.02 7-zip ：下载解压命令wget https://nchc.dl.sourceforge.net/project/p7zip/p7zip/16.02/p7zip_16.02_src_all.tar.bz2 tar -xjvf p7zip_16.02_src_all.tar.bz2安装命令cd p7zip_16.02make && make instal也可从htt
流水灯&数码管&定时器中断 根据郭天祥老师定时器流水灯课件作业。 利用动态扫描和定时器1在数码管上显示出从765432开始以1/10秒的速度往下递减直至765398并保持显示此数，与此同时利用定时器0以500MS速度进行流水灯从上至下移动，当数码管上数减到停止时，实验板上流水灯也停止然后全部开始闪烁，3秒后（用T0定时）流水灯全部关闭、数码管上显示出“HELLO”。到此保持住。#include<reg52.h>#inclu
定时器中断--概念 关于中断，参考郭天祥老师教材，写一些初学者的心得体会。中断分为外部中断和定时器中断。定时器中断分为定时器T0和定时器T1，（T2是52特有的定时/计数器） 计数实质是加1，有TH0和TL0组成，TMOD是工作方式寄存器，TCON是控制寄存器 TMOD 前四位是定时器1后四位是定时器0M1 M0 0 0 13位 方式0 TL0低5位（高3位未用）、TH0
中断定时器与流水灯 此程序为设置Led流水灯与数码管第0一位的0-16数字循环亮。不能讲数码管程序放进主函数里，因为延迟函数delay，可能会在add自加到40时刚好在dalay里面，这时不会有数码管的闪烁。#include<reg51.h>#include<intrins.h>#define uchar unsigned char#define uint unsigned intsbit wela=P2^7;
杭电 1257 最少拦截系统某国为了防御敌国的导弹袭击,发展出一种导弹拦截系统.但是这种导弹拦截系统有一个缺陷:虽然它的第一发炮弹能够到达任意的高度,但是以后每一发炮弹都不能超过前一发的高度.某天,雷达捕捉到敌国的导弹来袭.由于该系统还在试用阶段,所以只有一套系统,因此有可能不能拦截所有的导弹. 怎么办呢?多搞几套系统呗!你说说倒蛮容易,成本呢?成本是个大问题啊.所以俺就到这
hdu3665（最短路） SeasideXiaoY is living in a big city, there are N towns in it and some towns near the sea. All these towns are numbered from 0 to N-1 and XiaoY lives in the town numbered ’0’. There are some directed roads co
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