Verilog HDL编程心得（持续记录）

最新推荐文章于 2022-08-15 18:01:11 发布

VIP文章 tianhen791

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分类专栏：微记录

本文链接：https://blog.csdn.net/tianhen791/article/details/8271976

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1. 高速设计时可把输出直接指定为状态的某几位

parameter
IDLE=5'b0_000_0,
START=5'b1_001_1;
assign K2=state[4];
assign K1=state[0];
//K1,K2为输出，直接与每个状态高位和地位对应起来（在state增加两位，作为输出码）

2. 把状态的变化和输出开关的控制分开写，采用多个always，分别控制一个输出信号

always @ (state or A) //state为状态，A为输入
         case（state）
              //
              //
          endcase

3. 自动包含所有电平敏感列表

always @ （*）

4. 接收外部时钟和数据时采用组合逻辑，提高实时性。

assign data_out=(flag==1'b0)?data_in:2'b0; //数据接收

assign fifo_wrclk=(flag==1'b0)? ~clk_in:1'b0; //时钟接收作为FIFO时钟

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