- 博客(12)
- 资源 (5)
- 收藏
- 关注
RSS订阅原创 verilog学习心得之九 -- case、casez与casex的区别
case语句属于条件语句，常用于多条件译码电路（如译码器、数据选择器、状态机等），case语句与if-else语句的区别在于if-else语句适用于对不同条件，执行不同的语句，每个判定只有两个
2021-06-06 15:34:18
1814
原创 verilog学习心得之八--乘法器
乘法器是数字信号处理运算中最基本的设计单元之一，比如常用的滤波、FFT都要用到乘法器。乘法器的实现方法也是多种多样的，下面介绍几种在数字信号处理中常用的乘法器实现方法。
2021-06-05 23:03:44
5041
原创 verilog学习心得之七--加法器
加法器是数字信号处理运算中最基本的设计单元，很多其他的运算比如减法、乘法都可以转换成加法运算。加法器有很多不同的实现结构，不同的结构可以达到不同的资源、速度的要求。
2021-05-22 23:05:05
2096
1
原创 verilog学习心得之六--异步FIFO原理
异步FIFO的设计原理如图：其中主要的难点在于空满标志的产生，这里采用方法（1），其中地址宽度较FIFO深度所需地址宽度宽1位：空标志产生：将写地址waddr--> 转换为格雷码waddr_gray-->两级同步至读时钟rclk waddr_gray_rclk -->将同步之后的写格雷码转换为二进制waddr_bin_rclk 比较waddr_bin_rclk与读时钟rclk下的读地址raddr，两者完全相等，则空标志有效。满标...
2021-05-09 23:04:39
546
1
原创 Verilog学习心得之六 --- 跨时钟域脉冲采样
跨时钟域脉冲采样分为两种情况：一种情况是快时钟采样慢时钟域下的脉冲信号，另外一种情况是慢时钟采样快时钟域下的脉冲信号。A：快时钟采样慢时钟域下的脉冲信号这种情况较为简单，例如存在慢时钟CLKA域下的脉冲信号pulse_a，将脉冲信号pulse_a同步到CLKB时钟域下，只需要用CLKB时钟对pulse_a打三拍，然后对打拍后的信号进行组合逻辑，就可以得到CLKB时钟域下的脉冲信号。B：...
2019-08-16 00:27:26
3201
5
转载 verilog读取txt文件
以前我一般常用到的系统函数只有几个：$readmemb，$readmemh，$display，$fmonitor，$fwrite，$fopen，$fclose等。通常需要对文件作预处理，才能用于Testbench读取。今天又尝试了几个其他的文件输入输出函数，不需要对文件进行预处理，直接使用需要的文件，只对需要的部分进行读取。$fseek，文件定位，可以从任意点对文件进行操作；$fscanf...
2018-11-12 10:42:50
13631
转载 ROM、RAM、DRAM、SRAM和FLASH的区别
ROM和RAM指的都是半导体存储器，ROM在系统停止供电的时候仍然可以保持数据，而RAM通常都是在掉电之后就丢失数据，典型的RAM就是计算机的内存。 RAM有两大类，一种称为静态RAM（Static RAM/SRAM），SRAM速度非常快，是目前读写最快的存储设备了，但是它也非常昂贵，所以只在要求很苛刻的地方使用，譬如CPU的一级缓冲，二级缓冲。另一种称为动态RAM（Dynamic RAM...
2018-11-01 10:53:41
258
原创 Verilog学习心得之五-----时钟分频器
时钟整数分频分为奇数和偶数分频，偶数分频较为简单，假如需要进行偶数为N倍分频，则只需对原输入时钟进行从零开始计数count，当计数值count计数到N/2-1，只需将输出时钟反向即可，RTL代码和测试波形如下：`timescale 1ns/1psmodule clk_div_even(clk_in,rst_n,clk_out);input clk_in; input rst_...
2018-09-27 00:18:29
3715
转载 数字IC工程师的技能树
本文转载自http://bbs.eetop.cn/thread-320253-1-1.htmlRTL语言今天与同事聊起了IC工程师的修养等问题，结合不久前的一个想法，总结成文，抛砖引玉，欢迎讨论和补充，转载请注明。RTL语言仅仅就是Diablo里面女巫的火球。。。是首个技能，但你升到20级也就是个火球。。。当然对别的技能是有加成的哦其他主要技能是，算法逻辑设计与IP集成评估:设计的要求基本要看得懂...
2018-06-12 17:42:36
887
原创 在Vim中插入连续的数
本文介绍如何在Vim中插入连续的数的一个小技巧，假设代码如下：ABC u_ABC_ (.A(A), B(B), C(C));ABC u_ABC_ (.A(A), B(B), C(C));ABC u_ABC_ (.A(A), B(B), C(C));ABC u_ABC_ (.A(A), B(B), C(C));ABC u_ABC_ (.A(A), B(B), C...
2018-05-23 15:00:36
957
转载 Verilog学习心得之三-----task与function的区别
task和function说明语句分别用来定义任务和函数。---特点1、利用任务和函数可以把一个很大的程序模块分解成许多小的任务和函数，便于理解和调用。2、输入、输出和总线信号的值可以传入、传出任务和函数。3、任务和函数往往还是在程序模块中在不同地方多次用到的相同的程序段。4、学会使用task和function语句可以简化程序的结构，使程序明白易懂，是编写较大模型的基本功。--task和funct...
2018-05-16 17:02:17
21759
1
原创 Verilog学习心得之一-----时钟无缝切换
本文讨论了时钟切换的两种基本情况以及两种基本电路结构，讨论了一些问题：下图是一个时钟选择的简单实现以及时序图，使用AND-OR多路复用逻辑，其中SELECT信号为时钟选择信号，如图中所示，直接切换会产生毛刺（glitch）...
2018-05-09 16:04:36
13097
2
stm32f4xx 参考手册 中文版
2015-02-03
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人