
数字集成电路
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不忘初心
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数字集成电路(7)---时序逻辑电路设计
这一电路的建立时间就是传输门的延时,它相应于节点C1采样D输入所需要的时间。当时钟为低电平时,在时钟下降沿处被采样的输入数据在输出端处,整个阶段都保持稳定,此时锁存器处于维持(hold)模式。不同于电平敏感锁存器,边沿触发的寄存器只在时钟翻转时才采样输入:0→1翻转时采样称为正沿触发寄存器,而1→0翻转时采样称为负沿触发寄存器。1.建立时间(Tsu)是在时钟翻转 (对于正沿触发寄存器为0→1的翻转)之前数据输入(D)必须有效的时间。锁存器正常传输信号时,用低阈值器件,锁存器维持时,用高阈值器件。原创 2024-07-21 17:38:11 · 1651 阅读 · 0 评论 -
数字集成电路(6)----CMOS组合逻辑门的设计
静态电路:每一个时刻,门的输出通过一条低阻通路连到VDD或是GND。PDN由NMOS器件构成,而PUN由PMOS管构成,这一选择的主要理由是NMOS管产生“强0”而PMOS器件产生“强1”。NMOS管的并联代表“或”(A+B)操作。PMOS网络的规则:如果两个输入都低,串联的两个PMOS都导通,这代表一个NOR(A⋅BAB)操作, 而PMOS 管并联实现NAND(ABA⋅B)操作。利用互补CMOS逻辑合成一个CMOS复合门其功能为FDA⋅BC。原创 2024-07-21 17:37:02 · 3035 阅读 · 0 评论 -
数字集成电路(4)--- 器件(THE DEVICES)
在通常推导阈值电压时,假定了沟道耗尽区仅仅是由于所加的栅电压引起的,并且在栅下所 有的耗尽电荷都来自于MOS场效应:这忽略了源端和反向偏置的漏端结的耗尽区.而它们却随着 沟长的缩小变得更为重要。是由反向偏置的源-体和漏-体之间的pn结引起的,包括底板Pn结(The bottom plate junction)和侧壁Pn结(The side wall junction)。动态(dynamic)情况下的MOS晶体管—结构电容—沟道电容(channel capacitance)CGC:(简答)原创 2024-07-21 17:20:30 · 865 阅读 · 0 评论 -
数字集成电路(3)
设计规则(design rules):λ为最小线宽的1/2:例如对于一个0.25um的工艺,其λ的值为0.125um。衬底选择:常用(100)晶面(原因:面密度小,界面态少)光刻(photolithography)扩散和离子注入:900~1100℃。原创 2024-07-21 17:17:01 · 245 阅读 · 0 评论 -
数字集成电路(2)
能量的传送越快(或者说功耗越大)则门越快,对于给定的工艺和门的拓扑结构, 功耗和延时的乘积一般为一常数。这是由于对电容充电以及在电源和地之间有一暂时的电流通路造成的,因此它正比于开关频率:发生开关的次数越多,动态功耗越大。使这一功耗来源最小是一个十分重要的目标。要具有再生性,一个门的VTC应当具有一个增益绝对值大于1的过渡区(即不确定区), 该过渡区以两个合法的区域为界,合法区域的增益应当小于1,这样的一个门具有两个稳定的工 作点。数字系统中的大多数噪声都是内部产生的,噪声的值与信号的摆幅成正比。原创 2024-07-21 17:03:59 · 997 阅读 · 0 评论 -
数字集成电路(1)-----数字集成电路的层次关系
(2)算法层:主要进行算法设计及描述。首先根据系统的功能要求,制定可以实现此 功能的不同算法,分析和比较这些算法的优缺点,选定一种最适合的;这一 层的设计好坏直接决定了整个集成电路性能的好坏 、价格的高低 、市场的占有率,更决定了后续设计阶段的难易程度及效率。版图层的实现方式是系统最终的呈现方式,也是整个设计中最低的层次,并且仅仅是结构描述。(5)电路层:将逻辑层中的门电路用具体的晶体管 、电容 、电阻等基本电子元器件来表示,并将之间的互连关系呈现出来。数字电路的设计,是按照层次化的方式进行的。原创 2024-02-28 13:40:07 · 1374 阅读 · 0 评论