vivado bit生成报 DRC AVAL-244

 经常在添加Debug Core ILA 后会遇到这个问题，字面意思就是说“这个调试ram需要独立的时钟CLKARDCLK和CLKBRWCLK，但实际DRC时发现这两个时钟是一样的。”虽然不太明白，但可以看到问题定位在u_ila_4模块，打开debug页面，确认下u_ila_4模块所用的采样时钟。

第一步：先把Messages的Critial waring/Warning过一遍，把代码里的bug确认下。

   之前一直以为只要看Critial就行了，实际上当有未定义的wire/reg时也只会报warning，这个是比较严重的问题（由于失误写错了一个变量名），所以都要看下。

第二步：在Snythesis->Set up Debug重新选择u_ila_4的时钟。（这个是问题所在：有的debug变量虽然选择了不同名字的采样时钟,但实际上来自于同一时钟，这里可能要统一成一个源头时钟才行）