嵌入式开发——FPGA
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FPGA基础之异步复位和同步释放电路的详细解释
假设rst_async_n撤除时发生在clk上升沿,如果如下电路则可能发生亚稳态事件。如图第一个方框内是异步复位和同步释放电路。有两个D触发器构成。第一级D触发器的输入时VCC,第二级触发器输出是可以异步复位,同步释放后的复位信号。电路目的:方式复位信号撤除时产生亚稳态事件。所谓异步复位和同步释放,是指复位信号是异步有效的,即复位的发生与clk无关。后半句“同步转载 2015-05-11 21:10:48 · 1147 阅读 · 0 评论 -
CRC算法原理及其Verilog实现
一.CRC简介CRC校验是一种在数据通信系统和其它串行传输系统中广泛使用的错误检测手段。通用的CRC标准有CRC-8、CRC-16、CRC-32、CRC-CCIT,其中在网络通信系统中应用最广泛的是CRC-32标准。本文将以CRC-32为例,说明CRC编码的实现方式以及如何用verilog语言对CRC编码进行描述。 二.模2运算 在说明CRC编码方式之前,首先介绍一转载 2015-04-24 09:53:12 · 29319 阅读 · 10 评论 -
用ModelSim查看ChipScope所抓取的波形
在线查看ChipScope所抓取的信号比较方便,但有时在调试过后又想看之前的数据,那么这时我们就应该将其保存下来。步骤1.选择ChipScope里的File-Export,输出Format选择VCD,Signals to Export 选择“Waveform Signals/Buses",a.vcd步骤2.打开ModelSim,File-Change Directory,选择VCD文件所在原创 2015-04-18 15:35:37 · 3392 阅读 · 0 评论 -
FPGA综合与VHDL语法
下面的内容是在富欣实习时总结下来的。综合相关:1.刘工说,D触发器最好不要一直刷新,需要用到使能信号,若使能信号是长时间持续的,则需要取其的上升沿和下降沿。2.以前写代码时,为了防止生成锁存器,会像下面这样写:因为D触发器有CE(clk enable)这个端口,只在边沿处使其有效原创 2015-10-28 12:49:52 · 1048 阅读 · 0 评论 -
Xilinx开发入门之工具使用
基本步骤是:写完.v文件后开始综合Synthesize;然后打开PlanAhead-Post Synthesis分配引脚(会自动添加.ucf文件);若要使用ChipScope,则New一个.cdc文件(ChipScope Definition and Connection File),Trigger Width用于设置共有几个被观察信号,Data Depth用于设置采集多少个点;然后就是Implement Design和Generate Programming File。原创 2015-10-28 12:44:25 · 2230 阅读 · 0 评论