【IC】mismatch model

由于工艺和制造偏差的存在，相同设计参数的器件会存在参数间额差异，称为mismatch，通常用Monte Carlo去仿真多个mismatch叠加对设计的总影响。

器件偏差mismatch是工艺和制造偏差导致的，在Lot to Lot、Wafer to Wafer、Die to Die 以及in die的Device to Deview之间可见。

任何偏差都可分为两类，系统偏差和非系统偏差。系统偏差只可以通过校准及某些手段消除的偏差，非系统偏差主要指随机偏差，无法预知和消除，但可以统计随机偏差的统计学指标例如均值、标准差等。

对于电阻、电感和电容：

mismatch model可以建模为系统性的偏移和随机偏差，系统性偏移指所有器件参数偏移预期值，通常是统计均值和预期值的差异，随机偏差即假设器件参数呈高斯分布。

对于晶体管：

MOSFET建模更加复杂，主要是参数较多且电学特性非线性。

Pelgrom模型假设晶体管随机偏差的主要影响是两个独立变量：电流系数偏差（μCoxW/L，其实就是沟道长度和宽度的偏差，通常主要是沟道长度）、阈值电压偏差Vth。沟道长度和阈值电压对器件性能（主要是Ids）的影响为：


忽略高阶项，对直流的影响可以等效看作是Vgs发生了偏差（叠加了一个电压源），并且叠加了一个和Ids成正比的电流。

晶体管和晶体管之间的偏差独立不相关。

这个模型对DC分析的精确度高，但对AC分析和瞬态仿真精确度低，漏极Ids电流还要包含和漏-体、栅-漏电容相关的容性电流，这些电流也要在建模电流参数偏差的电压相关电流源中乘上，大多数情况也还好。

额外注意

子电路要uniquify：即每次例化都例化一个新的，不然统计模拟只对一个生效，相当于多个子电路的随机偏差完全相关。

高斯随机数产生：Box Muller变换产生（z1 z2不相关）

参考资料：
Monte Carlo Simulation of Device Variations and Mismatch in Analog Integrated Circuits

A CMOS Mismatch Model and Scaling Effects