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原创 111串行数据检测器

module jiance(clk,rst_n,datain,dataout);             input clk;             input rst_n;             input datain;             output dataout;                          parameter S0=3'd0,S1

2015-05-27 22:31:02 5690 2

原创 八、FPGA设计之FIFO

FIFO的设计有两种:                         第一种,调用系统自带的IP;                        第二种,用户自行设计;对于用户自行设计,这里本人给出了自行设计代码,自行设计包括的部分有:module fifo_verilog(clk,rst_n,wren,rden,full,empty,data,q);           

2015-05-18 16:12:59 482

原创 七、FPGA设计之RAM

对于RAM的设计主要分成两种:1.利用LPM_RAM的方式设计RAM2.利用硬件描述语言设计RAM对于第二种,这里举几个例子方法二、使用verilog纯文本的描述方式:  生成同样功能的RAM块,代码如下:module RAM1P( input [6:0] address, input clock,

2015-05-17 21:50:59 3667 1

原创 六、FPGA设计之并转串设计

module p_to_s(clk,rst_n,din,dout);            input clk;            input rst_n;            input[7:0]din;            output dout;                        reg[3:0]counter;            reg[

2015-05-17 10:49:34 1499

原创 五、FPGA设计之8比特串并转换设计

module serial_to_parrell(clk,rst_n,din,data);           input clk;           input rst_n;           input din;           output[7:0] data;                      reg[7:0]Q;           reg[7

2015-05-17 10:23:18 1284

原创 四、FPGA之序列信号发生器

本次试验是序列信号发生器,本次要产生的序列是00011101序列,关于序列信号发生器的原理这里就不说了,网上有很多资料。下面给出序列信号发生器的一种设计源代码。module xulie(clk,rst_n,out);           input clk;           input rst_n;           output out;              

2015-05-16 15:22:44 3114 3

原创 三、FPGA之8位全加器设计

module all_add_8(a,b,cin,cout,sum);            input [7:0]a,b;            input cin;            output[7:0]sum;            output cout;                        reg [7:0] sum;         

2015-05-12 21:20:36 2326

原创 二、FPGA之模71计数器设计

本次是第二次试验,用于设计模71计数器设计module mod71(clk,rst_n,ge,shi);            input clk;            input rst_n;            output[3:0]ge;            output[2:0]shi;                        reg[3:0

2015-05-12 19:56:14 820

原创 一、FPGA学习之时分秒简单数字电路设计

设计一个时分秒的简单数字钟电路。module shi_fen_miao(clk,rst_n,shi,fen,miao);                    input clk;                    input rst_n;                    output[3:0]shi;                    output[7:0]fe

2015-05-12 17:18:32 1050

转载 verliog中有reg[7:0] mem[0:255]的写法,那么这跟直接用一个RAM有什么区别

在verliog中有reg[7:0] mem[0:255]的写法,那么这跟直接用一个RAM有什么区别,就是FPGA中的M9K块资源能不能拿来当做寄存器使用,FPGA中的寄存器资源丰富吗?FPGA的资源就是指查找表和寄存器,加上嵌入的RAM,DSP等硬核。  RAM和reg当然是不同的,FPGA里面的RAM分成block RAM和distributed RAM,block RAM是嵌入

2015-04-24 16:29:10 11645

原创 FPGA之RAM

方法一:利用LPM实现RAM对于此种方式,需要mif初始化文件,那么初始化文件mif有很多方式生成1.直接利用quartus就可以生成,但是对于数据量大你就废掉了2.利用C语言或者MATLAB编写mif文件3.利用mif_maker软件来生成mif文件对RAM进行操作时候,当对其中写入数据的时候,是否,改变了MIF文件的内容呢?应该是不会改变的吧??????看了

2015-04-24 15:53:42 558

原创 fpga-第一次在同一个文件中写两个module模块,其中上面一个模块是作为子模块

module ram(clk,rst,in,out);           input clk;           input rst;           input[31:0]in;           output[31:0]out;endmodulemodule ram1(clk,rst,indata,out

2015-04-24 11:15:36 11117

转载 nios ip -4

终于,我学会了一点点,阿窝龙妹妹,这些天,一直很心烦,苦恼,难耐,都是这个龙妹妹陪我走到了现在,谢谢你。。       在这之间感触最深的,就是“无助”,或者说“不甘心”,有很多人不会,你觉得大家同样傻X,又有些NX的人会,可是他很高傲,懒得知指导你,觉得你真傻X,这都不会,但是,说实话,如果跟单片机比起来,Avalon-MM的资料真的是很少……    当然www.al

2015-01-25 14:42:26 366

转载 nios ip 3

以PDIUSBD12为例,介绍如何自定义IP,使用的软件版本为Quartus II 9.0。PDIUSBD12是USB从设备,8位并行总线接口。如果要与NIOS CPU通讯,则必须通过Avalon总线来桥接,因此需要编写IP,来将Avalon总线与PDIUSBD12连接起来。一、编写IP 文件首先看看avalon信号类型我们使用的是Avalon-MM s

2015-01-24 20:10:38 439

转载 NIOS II IP核

本设计是一个范例,nios通过读写寄存器来完成Verilog实现的逻辑功能。本利以PWM为例子,以后可以将逻辑功能改复杂。PWM设计分为3个部分,一是功能逻辑设计--Verilog语言实现;二是寄存器定义;三是Avalon接口设计  PWM 自定义组件IP" title="Nios  PWM 自定义组件IP" style="margin:0px; padding:0px; bord

2015-01-24 20:04:44 2241

转载 nios 自定义IP

首先用Verilog语言或者VHDL编写、或者用原理图来画硬件驱动,以数码管驱动为例子,编写Verilog如下: 1 module sg7IP( 2 3  input reset, 4  input clk, 5  input avs_s1_write, 6  input [31:0]avs_s1_writedata, 7  input avs_s1_address,

2015-01-24 20:00:41 735

基于LBP的拉普拉斯特征映射人脸识别

这是一篇硕士论文,有一定的参考价值,好好分析论文,希望对你们有帮助。

2014-09-08

基于GDA和SVM的人脸表情识别

这个是人脸识别方面的论文,有一定的参考价值。可以下载看看,希望对你们有所帮助吧。

2014-09-08

2012全国高职技能大赛-电子产品设计与制作(基于FPGA技术)-赛前训练套件(Xilinx)用户手册.pdf

上面列了fpga的相关基本项目,及其讲解,可以用下

2013-09-03

空空如也

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