[AX301][verilog]数码管控制

练习1：

结果文件：https://download.csdn.net/download/u012135070/10292227

复现(<<四则运算小计算器设计过程实录>>第一章)：

    【值得注意:AX301中的数码管的片选信号SEL是低电平有效】

    6位数码管全显示为1时（片选信号SEL扫描）:

module display0(clk,reset_n,select,segment,clk_slow);
	input clk;
	input reset_n;
	output	reg 	[5:0] 	select;
	output 	wire	[7:0] 	segment;
	output clk_slow;
	
	reg	[15:0]	counter;
	reg	clk_slow;
	
	//计数模块
	always @(posedge clk	or negedge reset_n)
	begin
		if (!reset_n)
			counter <= 0;
		else 
			counter <= counter + 16'b1;
	end 
	
	//分频模块
	always @(posedge clk)
	begin 
		clk_slow <=	counter[10];
	end
	
	//分配单个数码管上的显示模式
	assign segment = 8'b11111001;