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Tensorflow中的学习率递减函数

在训练神经网络时,控制学习率对训练的速度和准确度都有很大作用.逐渐减小学习率在实践中被证明对训练的收敛有正向效果,Tensorflow自带两种衰减方法:指数衰减和多项式衰减

2017-11-13 15:16:19

阅读数:1797

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深度学习Numpy基础

Numpy 是Python中进行科学计算的库函数,可以处理高性能的多维矩阵运算.

2017-11-10 16:09:30

阅读数:238

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FPGA综合过程中应该注意的几个代码风格的问题

HDL代码风格对综合结果的影响,以及为了实现更好的设计应该采用什么样的HDL代码风格

2017-11-03 10:43:23

阅读数:352

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FPGA设计中的复位问题

复位在FPGA设计中占有重要地位,典型的FPGA设计中复位可以分为异步复位,同步复位,异步复位同步置位异步复位  完全的异步复位是指在异步地对触发器复位和置位,完全不顾时钟的存在,异步复位举例如下:module resetff( output reg oData, input ...

2017-10-30 11:22:52

阅读数:260

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FPGA设计中的时钟问题

对于大部分FPGA初级设计者而言,整个设计用一个时钟域没有问题。但在很多情况下但时钟域不能满足设计的需求,比如在两个不同时钟频率的系统中间传输数据,处理异步信号,使用时钟门做低功耗设计。这就引出了一个概念:时钟域 时钟域:指一片区域内的所有同步时序器件(触发器,同步RAM,流水线乘法器等)都是由...

2017-10-27 16:18:41

阅读数:488

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FPGA时序优化的几种方法

衡量FPGA设计的两个重要指标是吞吐率和延迟 吞吐率:指系统每一个时钟周期内能够处理的数据数量,为了获得更高的吞吐率就需要减少组合逻辑延迟,在组合逻辑中间插入寄存器,也就是流水线设计 延迟:指数据从输入系统到输出系统总共需要的时间,为了获得更短的延迟,可以减少组合逻辑延迟,或者删减路径上的寄存...

2017-10-26 19:46:32

阅读数:1049

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有记忆的电路——时序逻辑电路

触发器、锁存器和寄存器D锁存器  D锁存器在控制信号高电平时状态随输入变化而变化,也就是 transparent 状态,在控制信号低电平时锁存器输出值保持不变,即 opaque 状态。所以说锁存器是由电平控制的   锁存器受所有输入信号控制,只要输入信号变化,锁存器输出就随之变化,正因为如此,锁...

2017-10-25 20:36:37

阅读数:1099

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关于组合逻辑电路的一点总结和思考

最近一段时间读了Digital Design and Computer Architecture一书,在这里对读书的收获做一些简单的归纳和思考  数字电路可以分为组合逻辑电路和时序逻辑电路。组合逻辑电路的输出至于当前输入有关,也就是说仅仅靠当前的输入值就可以得到输出值组合逻辑中的门组合逻辑电路通常...

2017-10-25 14:51:28

阅读数:1806

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FPGA基础知识之3——DCM时钟管理单元

Xilinx系列FPGA的时钟管理单元就是DCM 1.什么是DCM?     DCM内部是DLL(Delay Lock Loop)结构,对时钟偏移量的调节是通过长的延时线形成的。DCM的参数里有一个PHASESHIFT(相移),可以从0变到255。所以我们可以假设内部结构里从clkin到clk_1...

2017-10-12 20:59:21

阅读数:694

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FPGA基础知识之2——片内资源

主流的FPGA仍是基于查找表技术的,已经远远超出了先前版本的基本性能,并且整合了常用功能(如RAM、DCM和DSP)的硬核(ASIC型)模块。如图所示,FPGA芯片主要由7部分组成,分别为:可编程输入输出单元(IOB)、基本可编程逻辑单元(CLB)、完整的时钟管理(DCM)、嵌入式块RAM、丰富的...

2017-10-11 20:25:03

阅读数:1618

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FPGA基础知识之1——FPGA是什么?

相信最开始接触到FPGA的同学都会问同一个问题:什么是FPGA? 1.什么是FPGA     FPGA的官方解释是 : Field-Programmable Gate Array,即现场可编程门阵列,它是在PAL、GAL、CPLD(不用读系列)等可编程器件的基础上进一步发展的产物。它是作为专用集成...

2017-10-11 16:12:02

阅读数:35769

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FPGA的软核、硬核以及固核的概念

现在的FPGA设计,规模巨大而且功能复杂,因此设计的每一个部分都从头开始是不切实际的。一种解决的办法是:对于较为通用的部分可以重用现有的功能模块,而把主要的时间和资源用在设计中的那些全新的、独特的部分。这就像是你在开发应用程序的时候就不用直接去写驱动物理硬件的代码,而是直接调用Windows提供的...

2017-06-03 11:19:20

阅读数:1043

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Vivado进行Generate Bitstream时报错 [Drc 23-20]

在做OFDM项目上Zedboard验证时出现的问题,所有的输入输出接口没有被全部约束就会报错,如下: [Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 4 out of 142 logical ports use I/...

2017-05-04 15:51:50

阅读数:6160

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