FPGA SDC file

http://blog.sina.com.cn/s/blog_72c14a3d01016p1u.html

什么时候用到FALSE PATH ? 

1、 logical， 与电路正常工作不相关的的路径，e.g. 测试逻辑，静态或者准静态逻辑。

2、sequence，useless paths when synthesis , e.g. 跨越异步时钟域的路径。

http://wenku.baidu.com/view/fb352265caaedd3383c4d3be.html

Cells :registers, gates;

Ports : input & output of the design 

Pins : input & output of registers and gates 

Nets: connection between pins and ports.  

creat_genrated_clock 命令创建该时钟的时候，-source 的参数只支持pins, ports and registers. 

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异步控制信号变化的时刻不能介于寄存器的latch edge和相应的建立时间之间，否则会导致该寄存器的建立时间违规，数据输出进入亚稳态。

该检查主要应用于异步控制信号由有效电平向无效电平转换的时刻，在该时刻破坏数据建立时间会导致亚稳态；在异步控制信号由无效电平向有效电平转换的时刻破坏数据的建立时间不会造成亚稳态。

Keepers：泛指Port和寄存器类型的Cell。(7) Nodes：基本时序网表单元，例如端口、引脚、寄存器和keepers。Nodes & Keepers是Timequest特有的扩展。