verilog
生为鸿妍
这个作者很懒,什么都没留下…
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Design Compiler(DC)中关于delay的设置心得
今天在使用DC设置随路时钟的时候发现里两个比较容易混淆的设置:max_delay/min_delay和input_delay/output_delay。1)max_delay/min_delay设置指定路径的最大延迟和最小延迟。 如果电路完全是有组合逻辑电路构成的,可以直接使用这两条命令设置延迟。例如,限制一个门控时钟的控制信号ctrl: set_max_delay 5 -fr原创 2017-03-26 21:00:13 · 9280 阅读 · 0 评论 -
DC和VCS中的assign
1.在数字前端编写逻辑电路的时候,会经常用到assign来编写敏感电路。使用assign的时候,可能会对后端综合的时候造成一些影响。parameter CLK=1'b1;always @(posedge clk) begin if(!ctrl) begin assign clk_o=clk; end else begin deassig原创 2017-03-25 22:25:18 · 834 阅读 · 0 评论