vivado AXI_interconnector ID信号的一些总结

最新推荐文章于 2024-08-14 11:55:54 发布
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很久没有写东西了。最近尽力了很多生活上的事情，最终也算圆满结局。

言归正传：主要是以AXI4为背景介绍4组ID信号，以及其计算方式。对照vivado PG059以及PG247。见解都是基于个人所学，会有偏差还望谅解。

AXI4中去掉了WID，所以write不再支持interleaving功能；具体解释：深入 AXI4 总线（五B）多主机传输事务场景 - 知乎

知乎的一份关于AXI4协议的解读，总体讲的很好。 其余四组ID信号的意义不再描述、AxID主要有master提供，BID、RID由slave提供，ID信号对于单组对单从的AXI传输没有太大意义。ID信号主要是引出outstanding address；out of order;interleaving三种突发传输中的排序方式。主要是多master对多slave。xilinx vivado提供两种常用的Interconnect：smartconnect（pg247）；interconnector（pa059）.

 如图两个相同的interconnect（3slave 2master）级联；对应pg059 74page进行解释：S00_AXI_0设置ID为14位（max THREAD_ID_WIDTH）；ceil_log2 NUM_SI = 2；所以M00处ID_width 为16位，即interconnect在salve device处添加了两位ID信号用于标识通往那一路master device。地址分配好之后进行valid验证，发现报错：error：[BD 41-1680] found multiple address paths from master interface ... starting at interface ....：该错误表示两个MI处访问了同一块地址空间，报错。所以interconnectMI处端口应该连接不用的Device。

按照上图所示方法即可实现interconnect级联。

smartconnect 这个IP只会计算最低的ID位宽，即原始的THREAD_ID并不会被传递。

 

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