verilog parameter

verilgo parameter可以用于组合逻辑判断语句：

eg：

module a_test #（parameter A_CNT=0）（

input  A，

output B

）；

wire c=(A_CNT==0) ? A:0; //必须在定义时候就开始赋值

B = (A_CNT==0) ? A:0;

endmodule

或：

if(A_CNT==0）

B = A；

else

B=0;