小pp的博客

SYS/BIOS是一种用于TI的DSP平台的嵌入式操作系统（RTOS）。

这是模拟相机输出时序的Verilog模块。输入信号为系统时钟信号，系统复位信号。输出信号为像素时钟，14位像素数据，帧有效信号，行有效信号，此时输出的像素在这一帧中的序号。输出像素数量、行有效信号间隔（每行最后一个像素后多少个时钟周期开始下一行），帧有效信号间隔（例如每帧结束到下一帧开始的时钟周期数）可通过parameter调节。系统时钟信号直接输出为像素时钟信号，14位像素数据从0开始依次增加，增加到某个可调的阈值后归零继续增加。

【代码】摄像头数据分别传入两个bram中 Verilog代码。

【代码】模拟14位相机输出Verilog代码。

按照创龙例程upp通讯改的，原理是通过clc触发中断，经过测试gpio27可以触发中断。

【代码】fpga控制dsp6657上电启动配置。

使用创龙板卡的KEY2按键通过中断的方式控制LED3的亮灭。

DSP6657GPIO学习

使用DFZU4EV MPSoC 开发板及双目OV5640摄像头其中一个摄像头实现图像采集，并通过开发板上的以太网接口发送给上位机实时显示。

ARP顶层模块负责解析收到的ARP请求命令，并返回开发板的MAC地址。以太网控制模块根据接收到的ARP完成信号类型来控制ARP顶层模块返回ARP应答信号，并根据当前接收到的协议类型，选择切换ARP顶层模块和UDP顶层模块的GMII发送侧引脚。为了满足单包数据量较大的情况（尽管通常情况下，以太网帧有效数据不超过1500个字节），FIFO的深度设置为2048，宽度为32位。系统时钟经过PLL时钟模块后，生成了两种不同频率和相位的时钟信号：一种是200MHz的时钟信号，用作IDELAYCTRL原语的参考时钟；

c语言深度学习

以太网学习

【代码】FPGA 图像边缘检测（Canny算子）

【代码】FPGA 图像边缘检测Verilog代码（Sobel算子）

根据输出端有效数据信号计数恢复。

灰度图数据>中值滤波模块。

【代码】FPGA 彩色图像转灰度图。

【代码】FPGA RGB888与RGB565互转。

更换Vivado自带文本编辑器：